本发明涉及一种半导体存储器件及其制造方法，具体地说，涉及到一种高度集成的半导体存储器件及其制造方法，其中，电容器的有效面积能达到最大，而不必扩大存储单元的面积。 在半导体存储器技术领域中，已作了最大的努力来增加在一块芯片中存储单元的数量。为了达到这一目标，重要的是要使得在有限的芯片表面内，由大量存储单元所形成的存储单元阵列的面积为最小。
在实现存储单元面积为最小时，已经熟知：一个DRAM（动态随机存取存储器）的单个单元具有一个晶体管和一个电容器这一事实。因为在上述存储单元中电容器占据了大部分面积，随着高度集成半导体存储器的高封装密度方面的进展，因此十分重要的是：增大电容器的电容量并同时使电容器所占有的半导体面积比例为最小，从而有利于信息检测及减少因α粒子造成的软误差。
为了如上所述地使电容器所占面积最小而存储电容器的电容量为最大，已经提出了一种展开堆垛电容器（即：Spread Stacked Capacitor，以下称作：SSC）单元结构，其中，每一个存储单元的存储电极延伸到相邻地存储单元区域中。在IEDM89的第31页到34页已描述了一种有着SSC单元结构的普通存储单元。
在上述的现有技术中，在形成晶体管的半导体硅衬底上，通过使每一个存储单元的源区域被暴露从而形成延伸到相邻存储单元区域中的电容器的第一电极。按上述SSC单元的结构，能得到一个64兆比特的DRAM。然而，因为第一电容器应当处在后来形成的那些第二电容器之间，所以，用于256兆比特DRAM的电容器所需的足够存储面积就受到限制。也就是说，因为第一存储单元的每一个电容器的尺寸受到第二存储单元的每一个电容器的限制，向其左、右扩展的第二存储单元的电容器的延伸程度也应当受到限制，以保持第一存储单元的各个电容器尺寸的均衡。因此，第二存储单元的第一个电容器不可能充分地往相邻于第二存储单元的各第一存储单元的电容器中延伸，从而最大地覆盖第一存储单元的面积。第一存储单元的每一个电容器的尺寸应当加大到使第一存储单元的电容器的尺寸保持均衡，以及使第二存储单元的每一个电容器充分地延伸到相邻的第一存储单元的电容器中。然而，因为在普通的SSC单元结构中，第一存储单元的每一个电容器的尺寸受到第二存储单元的每一个电容器的限制，所以对于256兆比特的DRAM（其单元尺寸小于64兆比特DRAM的单元尺寸）来说不足以获得所需的电容器有效面积。
因而，本发明的一个目的是提供一种DRAM，其中，为了解决上述的常规技术的问题，存储单元阵列的形成是借助于交替地淀积彼此相邻的堆垛型电容器单元和组合堆垛-沟道型（combined stack-trench type）电容器单元。
本发明的另一个目的是提供一种有效地制造具有上述结构的DRAM的制造方法。
为了达到上述目的，根据本发明的DRAM的存储单元阵列按如下方式构成。一个高度集成的半导体存储器件包括多个存储单元，每一个存储单元有一个形成在半导体衬底上的开关晶体管以及堆积在该开关晶体管上的堆垛电容器，在上述存储单元中，第一存储单元的每一个堆垛型电容器的存储电极延伸到与第一存储单元相邻的第二存储单元的区域内，而第二存储单元的每一个堆垛型电容器的存储电极延伸到相邻的第一存储单元的区域中，因此，与第一存储单元相邻的第二存储单元的延伸的存储电极与第一存储单元的延伸的存储电极部分地覆盖。
其中第一存储单元的每一个电容器包括在开关晶体管的源区和在半导体衬底上形成的堆垛型电容器和沟道型电容器，按这种方式，相应的第一和第二存储单元交替地、并且彼此相邻地按横向和纵向分布。
制造具有前述结构的存储单元的本方法包括：在第一种导电类型半导体衬底上生长场氧化物层来限定活性区域（active region）的第一步骤;在此活性区域上形成作为存储单元的元件的晶体管、以及在所得结构上形成一层第一绝缘层的第二步骤;形成联接晶体管的每一个漏区的位线、以及在所得结构上形成一层第二绝缘层的第三步骤;形成第一开口使得源区的预定部分露出，以便形成有着组合堆垛-沟道型电容器的第一存储单元的第四步骤;利用第一开口在半导体衬底上形成沟道的第五步骤;在沟道的内表面和第二绝缘层上形成一个电容器、随后在所得结构上形成一层第三绝缘层的第六步骤;露出相邻于横向或纵向的第一存储单元的晶体管的源区以形成第二开口的第七步骤;以及通过第二开口形成一个堆垛型电容器的第八步骤。
参考附图，通过实施例来描述本发明。其中：
图1是根据本发明的存储单元的部分截面图;
图2A到图2G表明了制造根据本发明的存储单元阵列的方法的一个实施方案;而
图3A到图3E表明了制造根据本发明的存储单元阵列的方法的另一个实施方案。
如图1所示，在本发明的存储单元阵列中，包括组合堆垛-沟道型电容器11、12和13的存储单元M1和M3与有着堆垛型电容器20、21和22的存储单元M2交替并相邻而分布。在存储单元中，第一和第三存储单元M1和M3的存储电极11（电容器的第一电极）延伸到相邻的第二存储单元区域中，而第二存储单元M2的存储电极20也延伸到第一和第三存储单元M1和M3的区域中。虽然图1所示的存储单元阵列表明了在横向具有彼此相邻的存储单元，但存储单元阵列在纵向也具有有着组合堆垛-沟道型电容器的存储单元和有着堆垛型电容器的存储单元，它们彼此相邻分布。
图2A到图2G表明了制造根据本发明的存储单元阵列的方法的一个实施例。
图2A表明了在半导体衬底100上形成晶体管和位线5的方法，其中，通过选定的氧化方式，在第一种导电类型半导体衬底100上生长场氧化物层101来首先限定活性区域。通过插入栅氧化物层，在活性区域形成用作为栅极1的掺杂第一多晶硅层，同时，晶体管的第一导电层4，例如掺杂第一多晶硅层，在场氧化物层101的任何预定部分形成，使得它们被联接到相邻于场氧化物层分布的存储单元的栅极上。通过离子注入法，在半导体衬底的表面上在栅极1的每边形成源区2和漏区3，随后，第一绝缘层I1，例如厚度大约为500-2000的HTO（高温氧化物）层或LTO（低温氧化物）层在前述结构的整个表面上形成。随后，在使漏区的某些部分暴露后，形成了用作为位线的金属层5。这里，图2A的结构包括了第一、第二和第三存储单元M1、M2和M3。
图2B表明了第二绝缘层I2和第一开口OP1的形成方法，其中，在图2A所示的过程之后，厚度为约500-3000的第二绝缘层I2（例如HTO层）被淀积，并且利用在第二绝缘层上的掩模，形成第一开口OP1，以便露出第一和第三存储单元M1和M2的源区2。
图2C表明了沟道10和用作为电容器第一电极的第二导电层11的形成方法。通过第一开口OP1，腐蚀半导体衬底100以形成沟道10，随后，用作电容器第一电极的第二导电层11，例如厚度为约200-3000的掺杂第二多晶硅层被淀积在沟道10的壁上和第二绝缘层12上，因而形成了图2C所示的电极图形。这里，沟道10的深度是根据预定的电容量在大约0.5μm-10μm的范围内调节。
图2D表明了形成介电膜12和用作为电容器的第二电极的第三导电层13的方法。介电膜12和厚度为约500-4000的第三导电层13相继地生成，从而分别完成了有着组合堆垛-沟道型电容器的第一存储单元M1和M3。这里，介电膜12具有像HTO层或LTO层的氧化物层结构;或氧化物/氮化物/氧化物结构，即ONO结构;或者氮化物/氧化物结构，即NO结构。这里，也能用外部沟道型电容器来代替组合堆垛-沟道型电容器，其中，电荷存储在半导体衬底中沟道的外部区域中。
图2E表明了形成第三绝缘层I3和第二开口OP2的方法。在图2D所表明的过程之后，淀积厚度约500A-3000A的第三绝缘层I3，例如HTO层，随后，形成第二开口OP2，露出第二存储单元M2的源区2。在淀积上厚度为约500-4000的BPSG（硼磷硅酸盐玻璃）之后，通过回熔平面化工艺（planarizing via reflow process）形成第三绝缘层。
图2F表明了用作第一电极的第四导电层20、介电膜21、以及用作为电容器第二电极的第五导电层22的形成方法。在完成图2E中表明的过程之后，淀积上厚度约为300-4000、用作为电容器第一电极的第四导电层20，例如掺杂的第四多晶硅层，以形成如图2F所示的电极图形。随后，在第四导电层20上相继形成介电膜21和厚度约500-4000、用作为电容器第二电极的第五导电层22，从而完成了有着堆垛型电容器的第二存储单元M2。这里，介电膜21为氧化物层结构，例如ONO结构或NO结构的HTO层或LTO层。
图2G表明了形成平面层30和金属电极31的方法，其中，在图2F表明的过程之后，淀积平面层30（例如BPSG层）用来平面化，随后形成金属电极31，从而完成了有着堆垛型电容器单元和堆垛-沟道型电容器单元的DRAM。
图3A到图3E表明了根据本发明制造存储单元阵列的方法的另一实施例。
属于图3A表示的过程之前的制造过程与图2A所描述的过程是一致的，因而被省略了。
图3A表明了第二绝缘层I2、氮化物层N、以及第四绝缘层14的形成方法。在图2A所示的过程之后，厚度约为500-3000的第二绝缘层I2（例如HTO层）、厚度约为100-500的氮化物层N、厚度约为500-4000的第四绝缘层I4（例如HTO层）相继地形成。
图3B表明了用作为电容器第一电极的第二导电层11和内平面层（inter-planarizing layer）32的形成方法，其中，通过把掩模置于第四绝缘层14之上形成第一开口，以使第一和第三存储单元M1和M3的源区2暴露出来。通过第一开口腐蚀半导体衬底以便形成沟道10，随后，淀积厚度约200-3000、用作为电容器第一电极的第二导电层11（例如是掺杂的第二多晶硅层），以便形成如图3B所示的电极图形。淀积内平面层32，例如SOG（Spin on glass，即：在玻片上离心自旋）层以实现平面化。在此过程中，内平面层32可以由SOG层和HTO层堆垛而成，或是由BPSG层堆垛而成。沟道10的深度可根据所需电容量在大约0.5μm到10μm的范围内调节。
图3C表明了形成第二开口和用作电容器第一电极的第四导电层20的方法。在形成内平面层32之后，形成第二开口使第二存储单元M2的源区2暴露。随后，淀积厚度为约300-4000、用作为电容器第一电极的第四导电层20（例如掺杂的第四多晶硅层）在第二开口及内平面层32的表面上，以便形成如图3C所示的电极图形。
图3D表明了除去第四绝缘层和内平面层的方法，其中，用氮化物层N作为腐蚀阻挡层，用湿法腐蚀将在第二导电层11和第四导电层20之间淀积的第四绝缘层及内平面层除去，从而增大了每一存储单元的第一电极图形的表面积。
图3E表明了形成介电膜33和用作为电容器第二电极的第六导电层34的方法。在图3D所表明的过程之后，介电膜33同时形成在第二导电层11及第四导电层20上，然后就形成用作为电容器第二电极、厚度约为500-5000的第六导电层34（例如是掺杂的第六多晶硅层），这样就完成了第一存储单元M1和M3，以及第二存储单元M2的制备。这里，介电膜33具有一层氧化物层结构或者例如HTO层或LTO层的ONO结构。
在完成了图3E所示的过程后，淀积平面层（例如BPSG层）以便完成平面化，随后形成金属电极，从而完成了有着堆垛-沟道型电容器单元及堆垛型电容器单元这两者的DRAM。
如上所述，根据本发明的电容器利用了组合堆垛-沟道型电容器作为普通SSC结构的第一电容器，并利用堆垛型电容器作为普通SSC结构的第二电容器。因此，在制造组成堆垛-沟道型（或沟道型）电容器时，每一个电容器能获得足够的存储面积而不必受第二电容器（即堆垛型电容器）之间的距离的限制。此外在第二电容（堆垛型电容器）的形成过程中，与普通的第一电容器（堆垛电容器）比较，第一电容器即组合堆垛-沟道型（或沟道型）电容器能很明显地降低台阶覆盖（step coverage）问题，因此，工艺过程能容易地完成。
更进而，在本发明的存储单元阵列中，因为有着组合堆垛-沟道型（或沟道型）电容器的第一存储单元和有着堆垛型电容器的第二存储单元彼此相邻地按横向和纵向安置，结果带来的好处是消除了在带有沟道的存储单元之间的漏电流及因α粒子引起的软误差。
进而，通过对本发明的第二实施例中用作电容器第一电极的导电层之下所设置的氧化物层和内平面层进行腐蚀，导电层的上部、侧边部、以及底部的面积都被用作为电容器的第一电极，从而使电容器的存储面积达到最大。因而，通过结构的设计使得因高度集成半导体存储器件封装密度的增大而造成电容量减小的问题得到改善。