本发明涉及一种数字去加重电路，该电路用于以二进制补码方式数字化的压缩音量幅度规格化的音频信号的去加重操作，这种电路可以在设计或接收美国BTSC多频道电视标准的电视接收机的音频部分中实现。这种电视标准的系统在刊物“IEEE Transactions on Consumer Electronics”1984的第633～640页上有详细的描述，其中各分电路被描述为模拟信号的处理电路。 上述参考文献与本发明最为相关的部分是图5-图15以及正文第636-639页。这种现有技术的模拟电路与其他类型的电路一样，不能很容易地变换为用来处理由模-数变换器数字化了的信号的相对应的数字电路。这是因为，在这种情况下，由相对应的数字电路对模拟电路的直接替代会导致一种无延迟的反馈控制环路，而这种反馈控制环路是不能以数字形式实现的。
因此，本发明的目的是提供一种为实现上述用途的数字去加重电路，利用这种电路在电视接收机中可以抵消在发送端以BSTC标准所施加的预加重。
根据本发明的去加重电路可以很容易地以半导体集成电路地形式实现并且能够很方便地用于被称之为数字电视接收机中。
下面参照各附图对本发明进行更为详细的解释，附图如下：
图1是本发明的第一个实施例的极为简化了的方框图;
图2表示用于说明图1的一个分电路的工作的两条曲线;以及
图3是本发明的第二个实施例的极为简化的方框图。
在各个附图中，假设数字音频信号SS已经从所接收的电视发送机信号中分离了出来并通过一个常规的模-数变换器数字化而得到的以二进制数补码方式表示的信号，还假设这些信号在幅度上是规格化了的，以便这些信号仅在大于/等于-1和小于+1之间的数的数字范围内。（“等于+1的范围限制经周密地研究后已经去掉，因为众所周知，在二进数补码系统中以左对齐的表示式中是没有正1的，这种原则用于本发明的情况）。
在图1中，音频信号SS加到第一减法器S1的被减量输入端，而该减法器的输出控制数字滤波器df的输入端。该数字滤波器df具有传递函数F（Z）＝（b-ac）/（Z+a），正如通常数字滤波器的数学处理一样，其中Z是复合频率变量，a、b、c是决定该数字滤波器频率响应的常数，以便获得适合BTSC制式的去加重作用。这三个常数的优选的十进制数值为a＝-118/128，b＝2/128，c＝8/128。
数字滤波器df的输出端与第一乘法器m1的一个输入端和第二乘法器m2的一个输入端相连。第一乘法器m1的输出端与第一加法器a1的一个输入端相连，第二乘法器m2的输出端与第一减法器S1的减数输入端相连。减法器S1的输出端还与第三乘法器m3的一个输入端相连，该第三乘法器m3的输出端与第一加法器a1的另一输入端相连。第一加法器a1提供出该去加重电路的输出信号。
音频信号SS还送到带通滤波器bp的输入端，这一带通滤波器相当于在上述参考文献第637页左栏正文并结合图9和10所描述的模拟带通滤波器，是该模拟滤波器的容易实现的对应物，并且实际上具有相同的传递函数。带通滤波器bp的输出送到第一平方器q1，第一平方器q1的输出通过低通滤波器tp送到第二减法器S2的被减量输入端，低通波波器tp的截止频率约为10HZ。
第二减法器S2的输出端与第一限制累加器K1相连，该第一限制累加器是这样设计的，即如果到达数值范围的两个上述限值之一，或者如果相加的结果超过了这些限值时，则含在该累加器中的加法器仅仅将代表相应限值的一个信号样值送出。下面的一个利用十进制数的例子对比进行说明，如果相加的结果是-2，则加法器将限制其输出为-1，如果相加的结果是+1.5，则输出被限制为接近但低于+1的数，这一输出可能是该音频信号的各比特所表示的数。
除加法器外，累加器K1通常包含有一个中间存贮器，诸如寄存器或类似的存贮器，经由这个存贮器加法器的输出反馈回到该加法器的一个输入端，加法器的输出被延迟控制数字信号处理的时钟系统的一个时钟周期。在本发明中，累加器K1与将要在下文予以说明的第二累加器K2一样具有第一输出端1和第二输出端2，该第一输出端是加法器的输出端，而第二输出端是中间存贮器的输出端，该第二输出端与平方器q2的输入端相连，而平方器q2的输出端与第二减法器S2的减数输入端相连。
分电路S2、K1、q2代表了一种极为简单的平方根提取器。在平方器q2中，经周密考虑的应用是由以下事实构成的，即在二进制补码系统中，多数的负数和-1的平方不是+1，而还是-1。
（在左对齐二进制补码数中，第一个零可以和十进制小数的小数点前边的那个零相比并且这是符号位，而在这个位置上的1表示负的符号，不能与十进制小数的小数点前面的1相比。）
起平方根提取器作用的分电路S2、K1、q2将来自累加器K1的平方输出值与送到减法器S2的音频信号SS的值进行比较，以至于经几个取样的步骤之后，则相应于来自的通滤波器tp的输出信号的平方根的值将出现在累加器K1的输出端。
图2表示两种不同的初始条件。为了便于说明起见，y轴以+1和-1之间的十进制数值标注，X轴以上述时钟系统的几个取样时刻，编号从1至7予以标注。
图2a表示的情况是低通滤波器的输出在整个八个取样时刻上具有值0.25＝2-2，并且在累加器K1的第一输出端1（即在累加器的加法器的输出端）提供的信号V具有初值0。如图2a所示，该电路已在第2个取样时刻上以足够的精度趋向0.25的平方根即0.5。
在图2b中，低通滤波器输出的值0.25也假设在8个取样时刻上为常数，但假设V的初始值为0.6。图2b也表示这样一种情况，即平方根提取器朝着目标值0.5趋近。令人感兴趣的是，首先在1至3取样时上分电路S2、K1、q2朝着越来越负的数趋近，并当达到-1以后才“跳变”到正数范围，从这一点上开始单调地趋向0.5这个目标值。
由于系统的时钟频率比取样定理所要求的频率高得多，则几个取样周期的“瞬变时间”是很容易地被允许的。
在第一累加器K1的第一输出端出现的信号V被送到第一常数乘法器Km1的输入端，如上所述这一信号V代表了均方根值，并被常数-C乘，其乘积被送到第二加法器a2的一个输入端。第二加法器a2的输出端与第四乘法器m4的输入端相连，第四乘法器的输出端与第三加法器a3的一个输入端相连。上述两个加法器a2、a3的另外的输入端分别馈送给一个常数-1的信号。
第三加法器a3的输出端与第二累加器K2的输入端相连，第二累加器K2最好是一个限制累加器。第二累加器的第一输出端与第二常数乘法器Km2的输入端相连，被-1相乘。第二常数乘法器Km2的输出分别送到第一乘法器m1的另一输入端;第5乘法器m5的一个输出端以及第三常数乘法器Km3的输入端，而在第三常数乘法器中被常数C相乘。第四加法器a4的一个输入端与第五乘法器m5的输出端相连，而其另外一个输入端与第三常数乘法器Km3向输入端相连。第四加法器a4的输出端连到第三乘法器m3的另外一个输入端。第五乘法器m5的输出端连到第二乘法器m2的另一输入端。
本发明的第二个实施例如图3所示，图3的下半部分与图1的下半部分是相同的，仅仅上半部分含有第“′”的参考标号的部分不同于图1的相对应的部分。这些不同包括三个乘法器m1′、m2′、m3′，减法器S1′，加法器a1′和数字滤波器df′的不同的装置和互连关系，而来自图3的下半部分的控制部分与图1是相同的。
音频信号SS送到第一乘法器m1′的一个输入端和第三乘法器m3′的一个输入端。第一乘法器m1′的输出端与减法器S1′的被减量输入端相连，该减法器的输出端与数字滤波器df′的输入端相连，该数字滤波器具有与图1的数字滤波器df相同的传递函数。数字滤波器df′的输出端与加法器a1′的一个输入端相连，而加法器a1′的输出端仍然是该去加重电路的输出端，并且其另外一个输入端与第三乘法器m3′的输出端相连。
减法器S1′的减数输入端与第二乘法器m2′的输出端相连，第二乘法器m2′的一个输入端与第一加法器a1′的输出端相连，而第二乘法器m2′的另一个输入端与第五乘法器m5的输出端相连。第一和第三乘法器m1′、m3′的另外两个输入端分别与第二常数乘法器Km2和第四加法器a4的输出端相连。
在本发明的两个实施例中，上述由模拟电路向所要求的数字电路的转变基本上是通过变换信号V实现的，这个信号V相当于模拟的均方根控制信号，并借助于第一累加器K1后面的分电路转变成为三个信号W1、W2、W3，这三个信号被馈送到三个乘法器m1、m1′;m2、m2′;m3、m3′。下面给出一组非常理想的近似：
W1＝1/（1+CV）;
W2＝V/（1+CW）＝VW1;
W3＝（C+V）/（1+CV）＝CW1+W2。
为了形成信号W1，通过构成一个由m4、n3、K2的反馈控制环路来实现的，这一环路是可以和上面描述平方根提取器相比拟的，并且如果W1太小还可以通过这个环路予以增加，反之予以减小。因此，信号W1、W2、W3仅仅取决于常数C和信号V。