本发明叙述的是逻辑门阵列芯片（也称母片），着重说明了适用于从同一芯片的不同区域提供模拟功能和数字功能的这种芯片。 当芯片的尺寸较大，电路密度也很大，并且已经达到了计算机系统的复杂程度时，就提出了将模拟功能和数字功能结合在同一芯片上的要求。
一个简单的办法是分别设计所要求的模拟电路和数字电路，而不用互相关照。然而，如果原有的芯片设计具有独占性功能，那么就不允许利用这种原有的芯片设计去结合另一种功能，例如将模拟功能加到一个原有的数字功能门阵列上去。
本发明的一个目的，是不需要多于一个基本门或母片元地设计，就能在同一个门阵列或母片上实现模拟功能和数字功能。
另一个目的是使用同一个基本门设计，在同一个门阵列芯片上提供振荡器和逻辑功能。
进一步的目的是在同一个门阵列芯片上提供多个不同频率的振荡器和逻辑功能。
另一个目的是使用类似的阵列供电金属化图形的同一个门阵列上提供多个不同频率的振荡器和逻辑功能。
还有一个目的是使用同一个元的设计，将振荡器功能加到一个原有的逻辑门阵列上去。
按照本发明推荐的具体装置，通过提供一个其中有一部分用来产生至少一个振荡器信号的逻辑门阵列，来达到上述及其他一些目的。产生振荡器信号的这一部分，使用同该阵列其余的逻辑部分相同的门阵列元设计和类似的阵列供电金属化图形。
在一个具体装置中，本发明包括：
一个单个的用于实现逻辑功能和模拟功能的半导体芯片，它包括：
一个门阵列，它由具有配置在该单个芯片上的数字逻辑元素的诸元组成，各元均有一根电源线;
一个主电源总线，用来向门阵列诸元的各电源线提供电源;
在多个元中连接各逻辑元素的装置，以便形成至少一个在一个信号频率上振荡的振荡电路;
将主电源总线与形成振荡电路的第一组各元断开的装置;
接收从至少一个振荡电路送来的频率信号和接收基准频率信号，并产生表明这两个信号频率差的控制信号的装置;以及
向形成振荡电路的第一组各元的电源线提供控制信号的方法，以使控制电源的大小，由此控制振荡电路的振荡频率。
在第二个具体装置中，每个产生电路均由一个相位比较器，一个基准频率电路和一个连成一个振荡器环路的奇数个阵列元组成，在这里，该奇数个阵列元中的每个振荡器环路元将各自的输入信号倒相和延迟。
由每个振荡器环路元所引入的延迟量是加在它上面的电源电压的函数。因此，除了由相应的相位比较器的控制电压输出来供电的各振荡器环路元之外，芯片电源总线被连到阵列所有各元上。比较器给出一个取决于加在它上面的两个输入信号的频率差的控制电压。其中一个输入信号是所要求的基准信号。另一个输入信号从环路连接振荡器元得到，或者是直接得到，或者是在实行了分频或倍频之后得到。
如果在芯片上要求有二个以上的振荡器频率，则对每个频率分别使用一个产生电路，在将信号加到各自的比较器之前，对各振荡器环路的输出进行不同的分频或倍频。但所有的相位比较器均使用同一个基准信号。
为了较完整地理解本发明，请参考下列附图及详细说明。
图1是一个简化了的芯片布置图，它说明了在本发明的一个推荐的具体装置中，基准信号振荡器、环路连接振荡器和逻辑门阵列的相互位置;
图2是图1各锁相环路振荡器的方框图;
图3是图2中各环路连接振荡器各元的方框图;和
图4是图1中环路连接振荡器的一个有代表性的金属化图形。
参照图1，所推荐的具体装置举例说明了在一单个的、原有的门阵列芯片1上引入两个时钟振荡器（例如，它们分别工作在40MHz和32MHz的频率上的情况。这两个振荡器位于区2内，它很容易沿芯片1的周边定位。区2，以及芯片1的区3，按照门阵列或母片设计技术，统一使用相同的门阵列元。但是区2中的阵列元被连在一起，形成一对振荡器信号源。此外，如下面所进一步说明的，区2中的某些元要与给整个芯片各元供电的芯片总线断开。
为了增加稳定性，区2中振荡器可以是晶体控制的。为此，将一个片外晶体4连接到区2中的片上基准振荡器（见图2）上去。
在过去的设计中，各基准时钟振荡器频率是由各自的晶体振荡器单元产生的，每一频率使用一个晶体单元。然而按照本发明的一个特点，这些独立单元被图2中一个单一的片外晶体4、一个单一的片上基准振荡器5和多元锁相/锁频环路6和7所取代以产生所要求的一对基准时钟频率。通过将基准振荡器和锁相环路集成到单个芯片上，其成本就会显著地低于分开的振荡器单元的成本。
按照本发明的另一个特点。即通过使用原来为实现逻辑电路所生成的原有门阵列或母片设计的诸元来实现片上振荡器单元，还可进一步节省成本。
图2说明了由片外晶体4的频率分别稳定锁相环路6中的振荡器8和锁相环路7中的振荡器9的方式。在图2所说明的锁相环路6的结构中，振荡器8输出的信号经分频器10加到相位/频率比较器11的一个输入端上。比较器11的第二个输入从晶体控制基准振荡器5得到。在这个具体装置中，由比较器11输出一个包含代表这两个输入之间频率差的直流分量的输出控制电压。这个控制电压的直流分量由滤波器12提取，作为供电电压加到振荡器8上。通过一般的伺服反馈形式，在分频器10的输出端得到的振荡器8的分频后频率被强制成基本等于基准振荡器5的频率。因此，在谐波上与之相关的振荡器8的频率（这里，分频器10引入一个整数的分频系数）也就同样被严格地稳定住了。使用信号信频器代替信号分频器可以达到完全类似的运行，在那种情况下，环路连接振荡器将工作在基准振荡器5频率的次谐波上。
环路7的器件和工作情况与上述的环路6相应，唯一的差别是振荡器9工作在由分频器13的分频系统所确定的频率上，而不是工作在由分频器10的分频系数所确定的频率上。
本发明并不局限在任一特定的电路设计或技术上。例如，在美国专利上，1986年6月11日颁布发给Marshall Williams的专利No.4，594，563中，对环路6和环路7的适当应用做了说明。对于那些精于该项技术的人们来说，很多特定的电路设计均是可行的，这取决于所用的门阵列芯片的基本元的设计和技术，例如双极的或FET技术。图3说明了使用一个环状连接与非（AI）阵列元的振荡器8、9的一种设计结构。
图3指出每个振荡器环路包含奇数个与非元，如14，15，16，17和18。在运行中，在元（例如16）的输入端（点19）出现的“1”，在它绕倒相环路传输了一圈之前，一直保持在“1”的模式上，经过由这些元所引入的奇数个累续倒相和延迟，使“0”到达点19。在输出点19上，从“1”到“0”的变化以环路振荡器重复速率二分之一的速度进行。这样，点19将“0”值保持五个级的延迟时间，（在该例中）直到“0”沿环路传输一周、并在点19被奇数个倒相器元倒相。
振荡器重复速率会随着传输脉冲通过各元17，18，14，15和16时所经历的延迟时间的变化而发生变化。已经发现，可以通过改变电路供电电位来实现对传输延迟的控制。还发现，基本与非元使用T2L电路时，对于获得环路振荡器重复速率的延迟控制是特别有益的，特别是，相对于在门阵列芯片的逻辑部分中所使用的较高功耗元来说，在这些振荡器环路元是低功耗的时候，这一优点就更加突出。这些元相对低或相对高的功耗可以很简单地通过控制与非元负载电阻值的方法来达到。这个负载电阻面积可以由形成该电阻时使用的参杂面积或扩散掩模面积确定。
为了控制各环路元的传输延迟，将一控制电压经电源线20加到图3中元14，15，16，17，18上，该控制电压从各自的环路滤波器的输出端输出（如图2中环路6的滤波器12），其典型值为1.4到2.2。然而，芯片1的全部元通常是由同一电源总线供电的。因此，当把环路连接振荡器加到原有门阵列上时，必须将环路元与该电源总线隔开。
图4示出了环路8和9在各自的点A和点B与正常的芯片电源分布总线21和22隔开的情况。如前所述，被隔开的元的电源线23和24被连到各自环路滤波器的输出线上。如图2中环路6的滤波器12和环路7的滤波器52。在环路滤波器和被隔开的元的电源线之间所需的断开和连接很容易通过为图1中门阵列芯片1的区2定做一个金属图形掩模来实现。图3中与非元14～18的相应情况示于图4中下部的与非环路中。
由于已经按推荐的具体装置对本发明做了具体的图示和说明，所以精于该技术的人们就会理解，可以在形式和细节上做出上述和其他各种改变，而并不背离如在下面的权利要求中所规定的本发明的精神和范围。