BICMOS电路中的MOS逻辑电路 本发明是关于一种在集成BICMOS(开关)电路中的MOS逻辑电路。
BICMOS技术能有效地用于生产大规模集成电路，例如电视信号处理器。在模拟电路双极部件及数字电路的芯片上就采用CMOS电路。
BICMOS是指在一块芯片上同时应用双极和CMOS技术。CMOS是指互补金属氧化物半导体。I2L是指集成注入逻辑电路。双极技术、CMOS和I2L在例如1978年4月出版的《电子》杂志第129页至130页以及1978年5月出版的第97页至98页的“Arbeitsblatt(Working Paper)Nr.110”中有描述。
一个双极I2L门电路包括一个NPN晶体管，它起一个开关的作用，并且它的注入极由一个作为电流源的PNP晶体管控制。I2L门电路仅仅占用很小的基片面积，但是每个门电路的输出端数目却是非常有限的，例如仅有四个。此外，I2L逻辑电路对在地和注入极线上的电压降落是非常敏感的。
与I2L门电路不同，CMOS门电路不易受干扰，但是对一个普通的CMOS门电路来说，此相应的一个I2L门电路需要更多地晶体管。
本发明的目的是展示一种用于集成(开关)电路的电路，该电路将I2L电路技术的优点和CMOS电路技术的优点有机地结合在一起。
这是通过本发明的以下技术特征实现的：
MOS逻辑门电路的构成与I2L相类似；
逻辑门电路分别包括一个PMOS晶体管，它构成一个电流源，并且逻辑门电路分别至少包括一个NMOS晶体管，它的控制输入端与电流源相连，并且在控制输入端至少有一个逻辑输入信号，在分开的输出端有一个逻辑输出信号；
供给逻辑门电路的电流源的电流是可调的；
逻辑电路的输出端是分开的漏极输出端；
逻辑门电路各自的PMOS晶体管一起由另一个PMOS晶体管提供电流，并且对这个PMOS晶体管连线，使之成为一个电流反射器(电流镜)；
逻辑门电路的源极接线端是以镜像对称的方式排列的，并且分别被一个共同的N+扩散区连接，N+扩散区通过一个金属连接端与地线相连。
问题的解决基于这样一个事实，即MOS门电路的电路结构与I2L相似。这可以在用例如BICMOS技术制作的集成电路中实现。
通过在BICMOS电路中采用结构与I2L相似的MOS门电路(以后称之为CWL或CWL技术)有以下优点：
与普通的CMOS逻辑电路相比，CWL逻辑电路有可能节省大约50％的芯片面积；
CWL逻辑电路与T2L逻辑电路兼容；
CWL门电路对地和注入极线上的电压波动不敏感；
由于使逻辑电路的响应速度变慢，所以芯片上的相邻模拟电路之间的扩散干扰变小；
如果例如许多I2L门电路被同时触发，那么对带有若干个并联输出端的一个I2L门电路来说，就需要一个I2L触发(控制)逻辑电路。由于输出端的数目限制，例如四个，那么触发逻辑电路便具有一种分支(树枝形的)结构，经过几个串联的逻辑门电路时产生相应的暂时延迟，并且该触发逻辑电路在芯片上还要占用相应的空间。然而，CWL门电路能够带例如二十个输出端。这样一种触发逻辑电路相应地简化了，从而并联的输出端数目基本上仅仅受由此形成的负载能力和所需速度的限制；
CWL逻辑电路的电路设计可以很容易地采用符号布局。
以下将结合附图对本发明的实施例进行说明，这些附图是：
图1——一个CWL门电路结构；
图2——一个带有四个输出端的CWL反相器的布局；
图3——四个CWL反相器结合在一起的布局；
图4——根据表1的一个解码逻辑电路的布线图。
具有一个输入端(11)和几个输出端(121、122、129)的一个CWL门电路的结构示于图1之中。这里可以有例如多于二十个的这种相应的输出端。相应的输出N-MOS晶体管(131、132、139)连接在一起，一方面，它们各自的源极与地线(16)相连，另一方面，它们各自的栅极与输入端(11)相连。它们各自的漏极形成多个漏极输出端(121、122、129)。
通过几个在输入端(11)《外部送入的、图中尚未画出的信号，以多个输入“与非”连接形式或者通过一个在输入端(11)从外部送入的信号，以一个“非”连接形式，从输出端(121、122、129)产生信号。一个P-MOS晶体管(17)的漏极提供一个注入N-MOS晶体管(131、132、139)栅极的注入电流(18)，P-MOS晶体管(17)的源极与电压源(14)相连，它的栅极与基极电流(15)相连。基准电流(15)(以下称为I偏流)决定注入电流(18)的幅度，例如在0.1～10毫安的范围内。
基准电流(15)也可以例如由另一个PMOS晶体管提供，该PMOS晶体管经连线后成为电流反射器(电流镜)，并与I偏流连接端(15、25、351、352)相连。该PMOS晶体管的结构与图1的PMOS晶体管(17)相同。因此，这种晶体管的栅极电压的制造误差自动得到校正。
因此，一个CWL逻辑门电路的特点是在输入端(11)有一个电源(17，18)，以及多个开路漏极输出端(121，122，129)。采用从外部馈送信号的方式，输入端(11)形成一个CMOS与门逻辑电路。
图2表示根据图1所示电路制成的CWL门电路的实际布局，它位于一个提供电压的金属电极(24)和一个接地的金属电极(26之间。此外，还有输入端金属电极(21)和四个输出端金属电极(221，222、223、239)，以及由多晶硅制成的I偏流接线端(25)。
标号271至279分别表示CWL门电路的不同区域：
标号271：埋置扩层
标号272：外延区
标号273：活性区
标号274：P+型扩散
标号275：N-型扩散
标号276：N+型扩散
标号277：多晶硅
标号278：金属和多晶硅接触
标号279：金属化层。
图3表示根据图2结构做成的四个毗连的CWL门电路。两个电的接地端(361、362)和两个门电路的I偏流接线端(351、352)是分别连在一起的。
所有四个门电路的供电电极(34)也同样连在一起。对应于输入电极(31)的四个输入电极分别相当于图2所示门电路中的输入电极(21)，对应于四个输出电极(321、322、323、329)的十六个输出电极分别相当于图2所示门电路中的四个输出电极(221、222、223、229)。
通过移动芯片上的门电路连接端，可以大大简化CWL门电路的布线。
如果例如图2和图3所示的门电路在一块芯片上互相毗邻，并且图2所示的门电路的输入端(21)和图3所示的门电路的输出端(37)相连，那么图2所示的门电路的输入端(21)可以很方便地移向输出端(229)的位置。因此，第一门电路的输入端(21)直接与图3所示门电路的输出端(37)毗邻，并且二者之间的连线非常短。
在图2和图3中可以看到，每个门电路的源极接线端是以镜像对称H-形式N+型扩散结构的方式连接在一起的，并且每个门电路或两个门电路只有这个共同的源区，通过一个金属连接端与地(26、361、362)相连。此外，图3中所有四个门电路有共同的电源金属接线端(34)。采用这些措施进一步大大减小了所需的芯片面积，并且在门电路互相之间的连线方面提供了更大的自由度。
因此，更复杂的逻辑电路，比如像＝二进制-十进制解码器，也可以在很小的线路损耗情况下非常方便地实现。这种解码器的逻辑输入(a、b、c、d)和输出(A、B、C、D、E、F、G、H、I、J)信号在表1中给出。
表 1a b c d· A B C D E F G H I J-- -- -- - -- -- -- -- -- -- -- -- -- --0 0 0 0： 0 0 0 0 0 0 0 0 0 10 0 0 1： 0 0 0 0 0 0 0 0 1 00 0 1 0： 0 0 0 0 0 0 0 1 0 00 0 1 1： 0 0 0 0 0 1 1 0 0 00 1 0 0： 0 0 0 0 0 1 0 0 0 0
1 0 0 1： 1 0 0 0 0 0 0 0 0 0
图4是上述解码器的布线图的一部分。图中画出了八个逻辑门电路(41)的八个逻辑门电路输入端(a、b、c、d和a、b、c、d、)，每个输入端都有相应的金属接点。四个逻辑门电路的输入端(a、b、c、d)对应于表1中的逻辑输入信号a、b、c、d。此外，图中还画出了逻辑门电路输出端的十条连线中的五条(42)和十个解码器输出端中的五个(F、G、H、I、J)，它们分别对应表1中的逻辑输出信号(A至J)。
此外，各个逻辑门电路(41)的输出端的金属接点位于八个逻辑门电路输入端(a、b、c、d和a、b、c、d)上面的连线(42)上。逻辑门电路(41)的四个输入端(a、b、c、d)中总有一个分别和逻辑门电路(41)的另外四个输入端(a、b、c、d)中的对应的一个相连。
解码器的逻辑输出信号(A至J)以下面的方式生成：
A＝ a+ b+ c+ d
B＝ a+ b+ c+d
C＝ a+ b+c+ d
C＝ a+ b+c+d
D＝ a+ b+c+d
E＝ a+b+ c+ d
F＝ a+b+ c+d
G＝ a+b+c+ d
H＝ a+b+c+d
I＝a+ b+ c+ d
J＝a+ b+ c+d