金属氧化物场效应晶体管与双极晶体管复合结构器件 本发明属于半导体器件，特别是一种功率半导体器件。
功率半导体器件主要应用于导通电流很大和耐压很高的领域。现有的功率半导体器件，主要包括有功率双极晶体管和功率场效应晶体管。功率双极晶体管自1950年问世以来，以其导通电流密度大和制作工艺简单之优点，至今仍保持着非常广泛的应用。但在工作特性上存在有如下缺点：
(1)由于双极晶体管是一个电流控制器件，因而需要很大的基极电流维持其工作状态，和很大的反向基极驱动电流以获取高速关断；
(2)在大电流和高耐压瞬时工作时，具有二次击穿现象；
(3)导通电流随温度的升高而增大，不易并联使用，工作速度低。
功率场效应晶体管的出现改善了双极功率晶体管的某些性能缺点。例如，输入阻抗高，漏极电流具有负的电流温度系数，多只器件可以并联使用，避免了二次击穿现象，安全工作区宽；同时由于功率场效应晶体管是多子器件，如图4所示。排除了因少子复合而带来的开关损耗，故具有较高的开关速度，消除了对寿命控制的严格要求。但是该器件由于存在一个厚的轻掺杂的n-漂移区支持高耐压，所以导通电阻大，导通电流密度小，如果要提高导通电流密度就要降低漂移区长度，提高漂移区掺杂浓度，造成耐压降低，因而又存在着减小导通电阻与提高耐压的矛盾。
本发明的目的在于避免上述已有技术地不足，提供一种电流密度大，耐压高的功率场效应晶体管与双极功率晶体管复合的功率半导体器件MBMT(MOS-Bipolar Mode Transistor)。
实现本发明目的的技术方案是在MOS金属氧化物功率场效应晶体管的结构上，引进寄生的双极晶体管，并由MOS功率场效应晶体管控制双极晶体管，使其两者在功能上结合和结构上集成，构成复合型功率半导体器件MBMT，如图1所示。该器件主要包括一个n+衬底，一个n-外延层，两个铝连接点6与9，两个栅极区1与2，外延层n-上分别设置一个p+结和一个p-结，两个铝连接点6与9之间设置有绝缘层7，两个栅极区1与2各由多晶硅栅极G、栅氧化层4、p-区、n+区构成。其特点是：铝接点6连接n+与p+区，铝接点9连接p-与n+区，以在两个n+区之间形成一个较大的电阻区，并从铝接点9上引出阴极K；p+结的位置设在远离阴极区1的地方，以使阴极处的n+外围只存在p-区；外延层n-与栅极区1的p-、n+区分别构成MOS管M1的漏极、衬底和源极；外延层n-与阴极处的p-、n+区分别构成双极晶体管Q的集电极、基极和发射极；外延层n-与栅极区2的p-、n+分别构成MOS管M2的漏极、衬底和源极。两MOS管M1和M2的栅极相连构成MBMT管的栅极，M1、M2管的漏极与双极晶体管Q的发射极相连构成MBMT管的阳极，用MOS器件M1的源极与双极晶体管Q的基极相连，以使MOS器件驱动双极器件，实现功能上的复合，同时M1的源极通过电阻R与双极器件Q的发射极、M2管的源极相连构成MBMT器件的阴极，如图2所示。
本发明的工作原理如下：当加在功率MOS栅源极之间的电压为零或为负值时，虽然外加正的阳阴极电压，仍不能使器件打开形成导通电流。当在功率MOS上外加正的栅源电压，此栅源电压大于功率MOS器件的阈值电压，同时在阳阴极上加正的电压，功率MOS器件导通，器件中有电流通过。电子由阳极自下向上通过功率MOS器件沟道和功率MOS源一衬底结到达功率MOS器件衬底，即双极晶体管的基极。当功率MOS器件的漏极电流足够大时，即电阻R两端的压降超过0.7V时，双极晶体管Q的发射结正偏，双极晶体管处于放大区，流经器件阳极的电流就有三路电流：其一是功率MOS管M2的漏电流，其二是通过电阻R的电流，其三是通过双极晶体管Q的电流。其中通过双极晶体管Q的电流比较大，在整个电流容量中占较大分量，器件的导通电流密度决定于这一路的电流。
本发明由于是对功率MOS器件结构的改进，因此具有与功率MOS器件同样的高输入阻抗和高耐压，且导通电流密度比功率MOS器件大，开关速度比功率MOS器件略低，同时由于本发明是将MOS器件与双极晶体管两者结合并集成在一起，故可实现双极器件大的导通电流密度的优势；此外，由于本发明可采用MOS功率器件的工艺对器件实现集成，所以，无需增加任何工艺难度。
以下参照附图详细描述本发明的结构及实现过程。
图1是本发明的结构剖面图
图2是本发明的等效电路图
图3是本发明设计的版图
图4是已有的MOS功率场效应晶体管的结构剖面图
参照图1，本发明的材料包括一个n+衬底a和一个n-外延层b，器件的栅极G和阴极K均做在公共表面3上，器件的阳极A作在材料的衬底n+下。为了提高此功率器件的耐压，一般选择此材料的a区为高掺杂浓度区，即低电阻区，掺杂浓度一般为1×1018cm-3，厚度一般为400μm，而b区为低掺杂浓度区，即高电阻区，厚外延层，厚度一般比低压器件的外延层大。如果要求器件的耐压为600V时，外延层一般取掺杂浓度为1×1014cm-3，厚度为60μm。
参照图3，本发明器件的版图与器件的结构剖面图有一一对应的关系。从图中可以看出，多晶硅栅是互相连通的构成半导体器件的栅极。p-区处于多晶硅栅极之间，与n+区构成MOS功率器件的沟道，它们的横向结深的差值即为功率MOS器件的沟道。p+区处于栅极区1侧，以在栅极区1处实现n+p+连接。栅极区1处的铝连线不引出，只是起连接n+p+的作用。栅极区2处的铝连线引出器件的阴极。栅极区1构成MOS功率器件M1，栅极区2构成MOS功率器件M2。衬底n-与p-区和栅极区2中的n+区一起构成双极晶体管Q。
器件制作的步骤如下：
第一步：场氧化，生成二氧化硅层，即主要生长绝缘层保护表面，阻挡掺杂物进入衬底，其工艺条件为：炉温1025℃，水温95℃，时间220分钟。
第二步：光刻p+区10，一次注入硼离子，并且驱入氧化，形成结深为3.5μm～4.0μm的pn结。其工艺条件为：一次p+注入能量为60kev，剂量为2×1015cm-3，驱入氧化炉温1150℃，时间6小时。
第三步：生长栅氧化层4和生长多晶硅5，栅氧化的工艺条件为：温度900～1000℃，气体HCl与O2。多晶硅5的作用是作为MOS功率器件的栅极，其生长的工艺条件为：炉温1000℃，时间9分5秒。并且在950℃干氧的条件下扩磷1小时20分钟，使多晶硅的方块电阻小于25Ω/□。
第四步：p-注入并推阱，形成MOS功率器件的沟道，该沟道由p-和n+8的横向结深的差值所形成。p-阱形成的工艺条件为：离子注入的离子源是硼，能量为60kev，剂量为2×1014cm-2，推阱的炉温为1100℃，时间为6小时。
第五步：n+注入形成MOS功率器件的源极区8。n+注入和推阱的工艺条件为：能量为100kev，剂量为5×1015cm-2，驱入氧化的温度为950℃。
第六步：低温氧化，刻欧姆孔，形成低温氧化层7。该氧化层主要起隔离层作用，用于将半导体表面区域与导体连接线铝隔离开，欧姆孔是将半导体表面各区域与导体连线有选择地连接在一起形成电连接。低温氧化的工艺条件是：在210℃的温度下淀积180分钟，形成1.0μm的氧化层，在经过950℃温度30分钟致密形成低温氧化层。
第七步：蒸铝、刻蚀铝和合金后形成电连接。蒸铝的工艺条件是：在2×10-7乇的真空，温度为100℃时蒸铝14分钟，形成铝层。经过光刻后进行铝合金，以消除铝与半导体表面的电阻层使其二者紧密结合。
第八步：减薄和背面金属化。减薄之前进行PeCVD(等离子体增强化学汽相淀积)氮化硅以形成钝化层，使半导体表面与外界绝缘，器件结构的总厚度大约为400μm。
经过以上步骤后则可得到一个完整的功率半导体器件。
以上说明只是为本发明举出的一个具体实例，并不构成对本发明的任何限制。对本专业的普通技术人员来说，显然在不脱离所述及权利要求书限定范围的情况下实现多种表现形式。