半导体装置 本发明涉及一种半导体集成电路，特别是涉及一种使用绝缘栅电场效应管(以下称为MOS晶体管)的传输门。
图1是一个电路图，显示了一种现有的半导体装置的结构的例子。
参考图1，这个现有的半导体装置包括一个用于把模拟信号从输入焊接区传送到输出焊接区的模拟开关130，和一个保护模拟开关130的保护电路20。从模拟信号9输入的信号通过模拟开关130和保护电路20传送到焊接区1，从焊接区1输入的信号经过保护电路20和模拟开关130传送到模拟信号9，等等。在模拟开关130中并排提供有一个P型传输门4和一个N型传输门5，倒相器6a和6b分别将反相控制信号10输入到它们的栅极端子。在保护电路20中提供有一个P型保护晶体管2，其源极和栅极端子连接于电源电位7，其漏极端子连接于焊接区1，和一个N型保护晶体管3，其源极和栅极端子连接于接地电位，其漏极端子连接于焊接区1。
图2显示了图1所示模拟开关130的布置的例子。
图3(a)是图2所示模拟开关130沿C-C＇线的剖视图，图3(b)是图2所示的模拟开关130沿D-D＇线地剖视图。
参考图2，焊接区1通过一个第二层金属接线101-1和第一层金属接线102-1和102-4连接于N型传输门4的N型扩散层104-1和104-3，以及P型传输门5的P型扩散层103-2和103-4。因此使焊接区1与模拟开关130相互连接。
在这里，在N型传输门5内侧的一个N型扩散层104-2和在P型传输门4内侧的一个P型扩散层103-3经过一个第一层金属接线102-7连接于一个内部电路。
此外，为了防止闭锁超载，N型传输门5由一个连接于接地电位(Vss)8的P型扩散层103-1包围。P型传输门4也被一个连接于电源电位(Vdd)7的N型扩散层104-4包围。
以下说明具有这种构造的模拟开关的操作。
当控制信号10是低电平时，使得P型传输门4和N型传输门5都是不导电的，因此芯片的外部和内部是相互电屏蔽的。
当控制信号10是高电平时，使得P型传输门4和N型传输门5都是导电的，因此一个具有在接地电位8和电源电位7之间的任选电位的信号从外部焊接区1传送到内部的模拟信号9，或从内部模拟信号9传送到外部焊接区1。
接下来说明用于防止构成模拟开关130的晶体管击穿的保护电路20的操作。当从外部施加一个静电之类的过电压时，会发生这种击穿。
当从外部向接地端施加一个正的过电压时，在N型保护晶体管3的漏极端子的栅极端子侧的N型扩散层中首先产生击穿，因此使得电流流到P型阱中。在这种场合击穿电压称为BVDS。
随后，流入P型阱中的电流造成电压降低，源极端子的N型扩散层和一个由P型阱形成的二极管具有正向偏压，使得由漏极端子，P型阱和源极端子形成的一个寄生NPN型双极晶体管处于操作状态(此后称为快反向(snapback)操作状态)，并使得来自外部的过电流流向接地端。
在快反向操作状态实现之后，使得N型保护晶体管3的连接在N型传输门5的焊接区1上的漏极端子的电位固定在一个低于N型扩散层的击穿电压的值，因而保护了模拟开关130不会被击穿。
当从外部向接地端施加一个负的过电压时，N型保护晶体管3的漏极扩散层具有正向偏压，使得电流通过P型阱流向接地端，因此保护了模拟开关130不被击穿。
当从外部向电源施加一个正的过电压时，P型保护晶体管2的漏极扩散层具有正向偏压，使得电流通过N型阱流向电源，因而保护了模拟开关130不被击穿。
当从外部向电源施加一个负的过电压时，首先在P型保护晶体管2的漏极端子的栅极端子侧的P型扩散层中发生击穿，因而使得电流流向N型阱。
随后流入N型阱中的电流造成电压降低，源极端子的P型扩散层和一个N型阱形成的二极管具有正向偏压，使得由漏极端子，N型阱和源极端子构成的一个寄生PNP型双极晶体管处于快反向操作状态，因而使来自外部的过电流流向电源。
在快反向操作状态实现之后，P型保护晶体管的连接在P型传输门4的焊接区1上的漏极端子的电位固定在一个低于P型扩散层的击穿电压，因而保护了模拟开关不会被击穿。
图4是一个电路图，显示了一种现有半导体装置的另一种结构的例子。
参考图4，本例的现有半导体装置包括一个NOR型输出电路140，和一个保护NOR型输出电路140的保护电路20。从数据信号18输入的信号通过NOR型输出电路140和保护电路20传送到焊接区1，从焊接区1输入的信号经过保护电路20和NOR型输出电路140传送到数据信号18，等等。在NOR型输出电路140中提供有连接于控制信号17的一个P型晶体管13和一个N型晶体管16，以及连接于数据信号18的一个P型晶体管14和一个N型晶体管15。在保护电路20中，提供有一个其源极和栅极端子连接于电源电位7并且其漏极端子连接于焊接区1的P型保护晶体管2，和一个其源极和栅极端子连接于接地电位并且其漏极端子连接于焊接区1的N型保护晶体管3。
图5显示了图4所示的一种NOR型输出电路的布置的例子。
参考图5，在一个垂直放置的P型晶体管的漏极部分中的P型扩散层103-4经过一个第一层金属接线102-1，一个在第一和第二层金属接线之间的接触导线C2和一个第二层金属接线101-1连接于焊接区。
与图2中所示的半导体装置的情况一样，由于在扩散层中形成的转角部分，当从外部施加一个过电压时，过电流以集中形式流向转角部分，结果扩散层被破坏。
以下详细地说明向包括N型传输门5的接地端施加正过电压的情况。
N型保护晶体管3的漏极端子与N型传输门5的N型扩散层总是处于相同的电位，这是由于它们由一个低电阻金属接线相互连接在一起。
对于N型传输门5的N型扩散层，击穿发生在它的场氧化膜端。在这种场合击穿电压称为BVJ。
在这里，BVJ依赖于模拟开关的布置。
图6显示了图2所示的半导体装置的击穿电压。
参考图6，当某一侧的扩散层端没有与另一侧的扩散层端相交时，如图2中所示的N型扩散层104-2的情况，BVJ1是击穿电压。当某一侧的扩散层端与另一扩散层端相交时，如N型扩散层104-1和104-3的情况，BVJ2是击穿电压。BVDS是N型保护晶体管3的击穿电压。
在N型扩散层104-1和104-3中，扩散层的转角部分中先于扩散层边缘发生击穿，这是由于电场集中在那里。结果，BVJ2低于BVJ1，BVJ1是当扩散层中没有转角部分时的击穿电压。
如图6中所示，当N型传输门的N型扩散层的BVJ2小于N型保护晶体管的BVDS时，如果从外部施加一个过电压，在N型传输门的N型扩散层的转角部分中先于作为保护晶体管的N型保护晶体管发生击穿，并且由于电流集中在扩散层的狭窄的转角部分，扩散层遭到破坏。
上述的说明是针对当一个正的过电压施加于接地端这种情况的。但是，应当理解，当把一个负的过电压施加于电源端时，用P型传输门4的P型扩散层和P型保护晶体管2分别替代上述的N型传输门5的N型扩散层和N型保护晶体管3，那么过电压使P型传输门的P型扩散层损坏。
从上面的说明中可以看到，现有的半导体装置存在着一个内在的问题。特别是当从外部施加一个过电压时，装置有被一个低于保护晶体管的击穿电压的电压击穿的可能性。
本发明是鉴于现有技术的上述内在缺陷而做出的，本发明的目的是要提供一种半导体装置，这种装置对于外部施加的过电压具有高的保护性能。
本发明的目的是通过一种半导体装置实现的，该半导体装置包括多个用于进行信号输入和输出的焊接区，一个具有P型和N型MOS晶体管的，用于在焊接区之间或是在焊接区与一个内部模拟电路之间传送信号的模拟开关，和一个具有P型和N型保护MOS晶体管的，用于保护模拟开关的保护电路，模拟开关设置在一个部位，其中扩散层的被N型MOS晶体管的栅极分割的各端点连接在焊接区上，通过利用扩散层作为漏极并将一个栅极和一个源极连接于接地电位形成了一个N型虚拟晶体管。
本发明的目的也可以通过另一种半导体装置实现，该装置包括多个用于进行信号输入和输出的焊接区，一个具有P型和N型MOS晶体管的，用于在焊接区之间或是在焊接区与一个内部模拟电路之间传送信号的模拟开关，和一个具有P型和N型保护MOS晶体管的，用于保护模拟开关的保护电路，模拟开关设置在一个部位，其中扩散层的被P型MOS晶体管的栅极分割的各端点连接在焊接区上，通过利用扩散层作为漏极并将一个栅极和一个源极连接于电源电位形成了一个P型虚拟晶体管，并且该虚拟晶体管具有与保护MOS晶体管相同的结构。
本发明的目的还可以通过另一种半导体装置实现，该装置包括多个用于进行信号输入和输出的焊接区，一个具有串联连接在电源电位和焊接区之间的两个或更多的P型MOS晶体管的输出电路，和一个具有P型和N型保护MOS晶体管的，用于保护输出电路的保护电路，输出电路设置在一个部位，其中扩散层的被P型MOS晶体管的栅极分割的各端点连接在焊接区上，通过利用扩散层作为漏极并将一个栅极和一个源极连接于电源电位形成了一个P型虚拟晶体管，并且该输出电路是一个NOR型输出电路。
本发明的目的还可以通过另一种半导体装置实现，该装置包括多个用于进行信号输入和输出的焊接区，一个具有串联连接在接地电位和焊接区之间的两个或更多的N型MOS晶体管的输出电路，和一个具有P型和N型保护MOS晶体管的，用于保护输出电路的保护电路，输出电路设置在一个部位，其中扩散层的被N型MOS晶体管的栅极分割的各端点连接在焊接区上，通过利用扩散层作为漏极并将一个栅极和一个源极连接于接地电位形成了一个N型虚拟晶体管，该输出电路是一个NAND型输出电路，并且该虚拟晶体管具有与保护MOS晶体管相同的结构。
根据提供了一种如此构造的半导体装置的本发明，当一个静电之类的过电压经过焊接区施加于半导体装置时，虚拟晶体管使过电流流向接地端，因而可以防止低于保护晶体管的击穿电压的电压造成击穿，并可以防止MOS晶体管的击穿。
为了更完整地理解本发明及其优点，现在结合附图对本发明加以说明。
图1是显示一个现有的半导体装置的构造的例子的电路图。
图2显示了图1中所示的一个模拟开关的布置的例子。
图3(a)图2所示的模拟开关的沿C-C＇线的截面图。
图3(b)图2所示的模拟开关的沿D-D＇线的截面图。
图4是显示一个现有的半导体装置的另一种构造的例子的电路图。
图5显示了图4中所示的模拟开关的布置的例子。
图6显示了图2所示的半导体装置的击穿电压。
图7显示了本发明的半导体装置的第一实施例的电路图。
图8显示了图7中所示的模拟开关的布置的例子。
图9(a)是图8所示的模拟开关的沿A-A＇线的截面图。
图9(b)是图8所示的模拟开关的沿B-B＇线的截面图。
图10显示了图7中所示的保护电路的布置的例子。
图11显示了图7所示的模拟开关在一个芯片中的安排。
图12显示了本发明的半导体装置的第二实施例的电路图。
图13显示了图12中所示的NOR型输出电路的布置的例子。
以下参考附图对本发明的半导体装置的优选实施例进行说明。(第一实施例)
图7显示了本发明的半导体装置的第一实施例的电路图。
参考图7，在第一实施例中，半导体装置包括一个用于进行信号输入和输出的焊接区1，一个用于在焊接区1与其它焊接区(未示出)之间，或是在焊接区1与一个内部模拟电路(未示出)之间传送模拟信号的模拟开关30，一个用于保护模拟开关30的保护电路20。一个从模拟信号9输入的信号经过模拟开关30和保护电路20传送到焊接区1，一个从焊接区1输入的信号经过保护电路20和模拟开关30传送到模拟信号9，等等。模拟开关30具有一个作为P型MOS晶体管的P型传输门4，和一个作为N型MOS晶体管的N型传输门5，通过倒相器6a和6b分别将反相控制信号10输入到它们的栅极端子，一个P型虚拟晶体管11，其漏极端子连接于P型传输门4外部的P型扩散层，其栅极和源极端子连接于电源电位，以及一个N型虚拟晶体管12，其漏极端子连接于N型传输门5外部的N型扩散层，其栅极和源极端子连接于接地电位。保护电路20是以一个P型保护晶体管2作为P型保护晶体管的，其源极和栅极端子连接于电源电位7，其漏极端子连接于焊接区1，和以一个N型保护晶体管3作为N型保护晶体管的，其源极和栅极端子连接于接地电位，其漏极端子连接于焊接区1。
图8显示了图7中所示的模拟开关30的布置的例子。
图9(a)是图8所示的模拟开关30的沿A-A＇线的截面图，图9(b)是图8所示的模拟开关30的沿B-B＇线的截面图。
图10显示了图7中所示的保护电路20的布置的例子。
参考图8，焊接区1经过一个第二层金属接线101-1和第一层金属接线102-1和102-4连接于N型传输门4的N型扩散层104-1和104-3，以及P型传输门5的扩散层103-2和103-4。焊接区1和模拟开关130以这种方式相互连接。
在这里N型传输门4内侧的N型扩散层104-2和P型传输门5内侧的P型扩散层103-3通过一个第一层金属接线102-7连接于一个内部电路。
对于位于一个与N型扩散层104-1内部连接的N型扩散层104-2对面的N型传输门5的N型扩散层104-1，设计了一个N型虚拟晶体管，该虚拟晶体管共用N型扩散层104-1作为漏极，并利用经过一个第一层金属接线102-3连接于接地电位的一个栅电极105-3和一个N型扩散层104-6分别作为栅极和源极。
同样地，对于位于一个与N型扩散层104-3内部连接的N型扩散层104-2相反一面的N型传输门5的N型扩散层104-3，设计了一个N型虚拟晶体管，该虚拟晶体管共用N型扩散层104-3作为漏极，并利用经过一个第一层金属接线102-2连接于接地电位的一个栅电极105-4和一个N型扩散层104-7分别作为栅极和源极。
在这里，作为N型虚拟晶体管的漏极的N型扩散层104-1和104-3具有与作为图10中所示的N型保护晶体管的漏极的N型扩散层104-1和104-3相同的结构。
对于位于一个与P型扩散层103-2内部连接的P型扩散层103-3对面的P型传输门4的P型扩散层103-2，设计了一个P型虚拟晶体管，该虚拟晶体管共用P型扩散层103-2作为漏极，并利用经过一个第一层金属接线102-5连接于电源电位的一个栅电极106-3和一个P型扩散层103-6分别作为栅极和源极。
同样地，对于位于一个与P型扩散层103-4内部连接的P型扩散层103-3相反一面的P型传输门4的P型扩散层103-4，设计了一个P型虚拟晶体管，该虚拟晶体管共用P型扩散层103-4作为漏极，并利用经过一个第一层金属接线102-6连接于电源电位的一个栅电极106-4和一个P型扩散层103-7分别作为栅极和源极。
在这里，作为P型虚拟晶体管的漏极的P型扩散层103-2和103-4具有与作为图10中所示的P型保护晶体管的漏极的P型扩散层103-2和103-4相同的结构。
此外，为了防止闭锁超载，N型传输门5由一个与接地电位(Vss)8连接的P型扩散层103-1包围。P型传输门4也由一个与电源电位(Vdd)7连接的N型扩散层104-4包围。
图11显示了图7所示的模拟开关在一个芯片中的安排。
参考图11，当在保护电路20的场合，模拟开关30安排在一个被一个保护环210与一个内部区域220分割开的缓冲区200中。
下面说明当过电压从外部施加于模拟开关时上述构造的半导体装置的操作。
当一个正的过电压施加于接地端时，因为连接于N型传输门5外部的N型扩散层104-1和104-3具有与N型保护晶体管3的漏极相同的构造，与N型保护晶体管3的漏极BVDS相同的电压会在这些扩散层中造成击穿，和在适当的时间实现快反向操作状态。在快反向操作状态实现后，如在N型保护晶体管3的情况一样，使得过电流经过N型虚拟晶体管12的源极流向接地端。
当一个负的过电压施加于电源端时，因为连接于P型传输门4外部的P型扩散层103-2和103-4具有与P型保护晶体管2的漏极相同的构造，与P型保护晶体管2的漏极BVDS相同的电压会在这些扩散层中造成击穿，和在适当的时间实现快反向操作状态。在快反向操作状态实现后，如在P型保护晶体管2的情况一样，使得过电流经过P型虚拟晶体管11的源极流向电源端。
如上所述，在本实施例的模拟开关中，与现有的模拟开关不同，扩散层不会被电流集中破坏，因而提供了对抗外部过电压的高保护性能。
此外，当从外部施加过电压时，P型和N型虚拟晶体管11和12发挥作用，以便像P型和N型保护晶体管2和3的情况一样，将过电压转向电源和接地端。
结果，甚至当P型和N型保护晶体管2和3的沟道宽度减少得比现有的情况更多时，也能够获得与现有例子相同或更高的ESD(静电放电)性能。此外，当P型和N型虚拟晶体管11和12的沟道宽度较大时，即使没有提供P型和N型保护晶体管2和3，也可以获得足够的ESD性能。(第二实施例)
图12显示了本发明的半导体装置的第二实施例的电路图。
参考图12，半导体装置包括一个NOR型输出电路40，和一个保护NOR型输出电路40的保护电路20。一个从数据信号18输入的信号经过NOR型输出电路40和保护电路20传送到焊接区1，一个从焊接区1输入的信号经过保护电路20和NOR型输出电路40传送到数据信号18，等等。NOR型输出电路40具有连接于一个控制信号17的P型和N型晶体管13和16，连接于数据信号18的P型和N型晶体管14和15，和一个其栅极和源极连接于电源电位7并且其漏极连接于保护电路20的P型虚拟晶体管19。保护电路20具有一个其源极和栅极端子连接于电源电位7并且其漏极端子连接于焊接区1的P型保护晶体管2，和一个其源极和栅极端子连接于接地电位并且其漏极端子连接于焊接区1的N型保护晶体管3。
图13显示了图12所示的NOR型输出电路40的布置的例子。
参考图13，在垂直设置的P型晶体管的漏极部分的P型扩散层103-4的侧面设计了一个共用该P型扩散层103-4作为漏极的P型虚拟晶体管19。
因此，如同第一实施例的情况一样，使得来自外部的过电压经过P型虚拟晶体管19流向电源，和可以提高ESD保护性能，而不会击穿P型晶体管。
通过参考图12和13，对NOR型输出电路进行了解释，它是由两个相互串联连接在电源电位和焊接区之间的P型晶体管13和14构成的。但是，本发明并不局限于NOR型输出电路。利用具有两个或更多的串联连接在电源电位和焊接区之间的P型晶体管的电路，或是具有两个或更多的串联连接在焊接区和接地电位之间的N型晶体管的电路，例如带有两个串联连接在焊接区和接地电位之间的N型晶体管的NAND电路，也可以获得同样的效果。在具有两个或更多的串联连接的P型晶体管的电路的场合，通过在电源电位和焊接区之间提供一个P型虚拟晶体管，在具有两个或更多的串联连接的N型晶体管的电路的场合，通过在焊接区和接地电位之间提供一个N型虚拟晶体管，可以达到本发明的效果。
从上面的说明可以看到，根据本发明，由于在一个区域中——其中被MOS晶体管的栅极分割的扩散层端点连接于焊接区——提供了一个以扩散层作为漏极并且其栅极和源极连接于接地电位或电源电位的虚拟晶体管，假如将一个静电之类的过电压经过焊接区施加于半导体装置，虚拟晶体管会使过电流流向电源端或接地端，因而可以防止在低于保护晶体管击穿电压的电压击穿的趋势。结果，可以防止MOS晶体管的击穿。
尽管已经对本发明的优选实施例做了详细的说明，但应当理解可以进行各种的改变，替代和选择，而不脱离权利要求所限定的本发明的精神和范围。