用于检测射频广播信号中 的数据的装置 本发明涉及检测包含在射频广播信号的垂直消隐间隔中的数据的装置。特别是，本发明涉及使用作为主时钟信号的两倍于数据传送率的频率产生的取数据时钟信号，用于检测包含在射频广播信号中的垂直消隐间隔中的数据的装置，并根据取时钟信号取出字符数据。
通常，射频广播信号中的垂直消隐间隔意味着不包含图像的期间。为有效地利用该期间，已经对在广播信号的垂直消隐间隔编码图文电视信号，字幕(caption)信号等方面连续地进行了研究。
一般，已经有许多通过检测装入垂直消隐间隔数据包中的字符数据来实现各种功能的技术。其大多数是使用与从组合地视频信号分离的水平同步信号同步的时钟信号或使用自激时钟(free-running clock)信号或与时钟插入(clock run-in)(CRI)信号同步的时钟信号取出数据。
按照传统的用于使数据取时钟信号与水平同步信号同步的技术，分离的水平同步信号的位置可由于外部成分的偏离而发生变化，因此也使与水平同步信号同步的数据取时钟信号发生变化，从而在数据接收期间增加了产生误差的可能性。
同时，在使用自激时钟信号技术的情况下，由于在数据和时钟信号之间没有相关性(correlation)，所以在数据接收期间，误差产生的可能性就变得很高。在使用与包含在数据包的同步部分中的CRI信号同步的时钟技术的情况下，在数据接收期间，误差产生的可能性变得相对较低，但是电路变得复杂。此外，由于主时钟信号的频率必须比垂直消隐间隔的数据传送率快很多，因此，噪声的产生就增加了对外部电路有害的影响。
本发明的目的在于解决包含在相关的现有技术中的问题，而提供一种装置，用于检测在数据接收期间射频广播信号中编码的数据，该装置能降低误差产生的可能性，并能简化其电路结构，而且抑制外部电路中噪声的产生，该噪声是通过使用两倍于数据传送率的频率作为主时钟信号产生数据取时钟信号和通过根据取时钟信号取出字符数据在外围电路中产生的。
为实现上述目的，提供一种用于检测包含在射频广播信号中的数据的装置，该装置包括：
时钟信号产生单元(section)，响应于预定主时钟信号和复位信号用于产生预定取时钟信号；
启动信号产生单元，根据主时钟信号和取时钟信号用于接收行选择信号并产生预定启动信号；
数据延迟单元，根据主时钟信号用于以预定时间来延迟串行的数据并输出延迟的串行数据；和
数据变换单元，根据来自时钟信号产生单元的取时钟信号、来自启动信号产生单元的启动信号，和复位信号，用于接收从数据延迟单元来的延迟串行数据并把延迟的串行数据变换成并行数据。
在本发明中，使用的主时钟准确地两倍于包括在垂直消隐期间中的数字数据的数据传送率，并用组合的同步信号代替锁相环(PLL)的水平同步信号。
通过参考附图描述本发明的优选实施例，本发明的上述目的，其它特性和优点将变得显而易见，其中：
图1是根据本发明，用于检测在垂直消隐间隔中的编码数据的装置的方框图；
图2是图1装置的简略电路图；
图3是图2电路的运行时序的波形说明图；
图1是根据本发明的，用于检测在射频广播信号中的编码数据的装置的方框图。
参见图1，时钟信号产生单元10响应于预定主时钟信号和复位信号产生预定的取时钟信号。
启动信号产生单元20接收行选择信号并根据主时钟信号和取时钟信号产生预定启动信号。
数据延迟单元30根据主时钟以预定时间延迟串行数据并输出延迟的串行数据。
数据变换单元40根据来自时钟信号产生单元10的取时钟信号、来自启动信号产生单元20的启动信号SIPOenb，和预定复位信号，接收从数据延迟单元30来的延迟串行数据并把延迟的串行数据变换成并行数据。
图2是根据本发明优选实施例用于检测在广播信号的垂直消隐期间中的编码数据装置的简略电路图。
参见图2，数据检测装置包括时钟信号产生单元10、启动信号产生单元20，数据延迟单元30，和数据变换单元40。
时钟信号产生单元10包括第一反相器11用于反转其频率是两倍于预定数据传送率的主时钟信号，和第一JK型触发器13，经过其J端和K端接收电源电压和地电压，并根据来自第一反相器11反相的主时钟信号和预定复位信号产生预定取时钟信号。
启动信号产生单元20包括第一D型触发器21其接收与主时钟信号同步的预定行选择信号并把接收的行选择信号延迟一预定时间；计数器23其由第一D型触发器21启动并计数在时钟信号发生器10中的第一JK型触发器13的输出信号；第一和第二缓冲件器25和26，用于接收和缓冲计数器23的输出信号；第二反相器27，用于接收和反转预定数据取时钟信号，第二JK型触发器28其接收与来自第二反相器27的反相数据取时钟信号同步的，经过其J端和K端的第一和第二缓冲器25和26输出的信号并输出预定启动信号和第三反相器29，用于接收和反转从第二JK型触发器28输出的启动信号。
数据延迟单元30包括第二D型触发器31与主时钟信号同步接收串行数据并把接收的串行数据延迟一预定时间。
数据变换单元40包括解码器41其接收从数据延迟单元30来的延迟串行数据并根据来自时钟信号产生单元10的取时钟信号、来自启动信号产生单元20的启动信号和预定复位信号把延迟的串行数据变换成并行数据。
图3是说明图2装置的工作时序的波形图。参见图3，包括在垂直消隐期间中的数据行是由加有CRI信号的同步部分和加有数据的数据部分组成的。用于操作该装置的主时钟信号具有准确地两倍于数据传送率的频率，并使对外围电路有害影响的噪声降低。
参考附图详细说明本发明的上述数据检测装置的操作。
如果将两倍于数据传送率频率的主时钟信号输入到时钟信号产生单元10，则该主时钟信号被第一反相器11反相，将反相的主时钟信号输入到第一JK型触发器13的CLK端。第一JK型触发器13根据反相的主时钟信号和预定的复位信号接收在其J端输入的和在K端输入的电源电压和地电压，并用2除以反相的主时钟信号，以产生具有主时钟信号一半频率的数据取时钟信号。该数据取时钟信号经第一JK型触发器13的Q端输入到计数器23和输入到包括在启动信号产生单元20中的第二反相器27和输入到包括在数据变换单元40中的解码器41。
同时，在启动信号产生单元20中的第一D型触发器21与对应于垂直消隐间隔的水平同步信号H-SYC中的主时钟信号同步接收预定行选择信号，并经过其Q端将由延迟主时钟信号1周期取得的信号输出，用作为延迟的行选择信号。
计数器23经其en端接收延迟的行选择信号，并由延迟的行选择信号启动，以计数从包括在时钟信号产生单元10中的第一JK型触发器13输入的取时钟信号。从计数器23输出的已计数的取时钟信号被由第一和第二缓冲器25和26缓冲一预定时间后，分别输入到第二JK型触发器28的J端和K端。
特别是，从第一JK型触发器13输入到第二反相器27的取时钟信号经第二反相器27反相后输入到第二JK型触发器28的CLK端，以使在第一和第二缓冲器25和26中被缓冲的数据取时钟信号与反相的数据取时钟信号同步地输入到第二JK型触发器28的J端和K端。从第二JK型触发器28的Q端输出的启动信号被输入到第三反相器并由第三反相器29反相，反相的启动信号SIPOenb被输入到解码器41的端enb。
同时，在数据延迟单元30中的第二D型触发器31在其D端接收与主时钟信号同步的串行数据并把串行数据延迟-预定时间。
此时，数据变换单元40根据来自时钟信号发生单元10的取时钟信号、从第二JK型触发器28输出然后由第三反相器29反转的、启动信号和预定复位信号，在其Sin端接收由数据延迟单元30延迟一预定时间的串行数据。
因此，在数据变换单元40中的解码器41把串行数据变换成并行数据，以便输出并行数据。
同时，图1的该装置是基于字幕、KBPS，EDS(扩展数据服务)等的数据传送率是503Kbps的格式、CRI信号是由6.5周期组成的，并包括3比特开始信号和16比特有效数据被构成的。此外，因为数据传送率是503KbpS，所以使用1006MHZ的主时钟频率。如果传送数据的格式不同，就调节计数器解码值，并改变主时钟频率，因此使它具有两倍于数据传送率的频率。
装载在垂直消隐期间中的数据以这种方式格式化，以致于CRI信号基于SYNC(同步)信号从10.5μs±250ns开始，在提供到该装置的1006MHZ时钟信号的上升沿上，通过计时(clocking)串行数据使串行数据与主时钟信号同步，然后该串行数据在主时钟信号的下降沿上由分开(divided)的时钟信号取出。因为已经在主时钟信号的上升沿计时的数据，在主时钟信号的下降沿由分开的时钟信号取出，所以已经在串行数据的每比特的25％或75％位置计时(clocked)的串行数据就被取出。此外，由于主时钟信号的周期是1μs，串行数据的误差容限(error telerance)是500ns，因此该装置的容限范围(margin)变为两倍于串行数据的误差容限，以及主时钟振荡的误差容限将至少是500ns，这样还在65.3μs的水平扫描周期之内，即使串行数据的误差容限(即，500ns)是从1μs中减去的，由此，在最大值中大于1,400,000PPM(1.4％)是允许的。
如上所述，根据本发明，使用的主时钟，其频率是准确地两倍于包括在垂直消隐期间中数字数据的传送率的，使用组合同步(SYNC)信号代替PLL的水平同步(SYNC)信号将该数字数据取出。
从上面所述，很清楚，由于串行数据的误差容限在取出包括在图像信号的垂直消隐期间内的数据时被展宽，所以本发明的优点在于能移降低误差产生的可能性，于是包括在图像信号中的附加信息就能够准确地和快速地被接收并处理。
当本发明已经参考最佳实施例进行了描述和说明，本领域中的技术人员将会明白，各种形式和细节的变化都不会脱离本发明的精神和范围。