在电视系统中将打包的数字数据流同步于 一个输出处理器 【发明背景】
本发明涉及电视信号的处理，尤其是涉及对适于使用在高清晰度电视系统中的打包地数据系统中的数据包的对准进行保持的系统。
在视频信号的处理技术领域中的新近的发展包括用于数字高清晰度电视信号的处理和发送系统。一个这样的系统在由Acampor等人的美国专利5168356中有所描述。在该系统中，包括根据已知的MPEG数据压缩标准所提供的码字的码字数据流被传送到传送处理器。传送处理器的主要功能是将可变长度的码字打包成打包的数据字。打包的数据字的累加，称之为数据的数据包或数据单元，被冠以包括用于在其它信息当中指示相关的数据字的标题。所以，一个传送处理器的输出是包括传送数据包的一个序列的打包的数据流。传送数据包的格式增强了在接收机处的重新同步和信号的传送的可靠性，例如，在可能由发送信道的干扰所引起的信号的中断之后，通过提供标题数据，接收机可从其确定在发送数据的丢失或中断出现之后，重新进入该数据流的进入点。
在采用打包的数据流的格式的一个系统中的编码器/发送器末端，输出调制器通常从在先的编码器提取数据包并根据特定系统的要求处理该数据。例如，由调制器进行的处理可以有包括通过将正向误差校正(FEC)字节附加到数据包边界的误差校正处理，为了抵制在发送媒介中的数据串误差而进行的字节交错，为了系统的完好性的格构(或其它)编码、频谱成型、为防止附加的脉冲串的误差而进行生成符号数据流的交错的多种功能。
为了执行这些功能，调制器可以按照两种方式操作。调制器可以按照一个恒定的速率逐个数据包地从传送编码器获取(请求)数据，或者是可以利用在数据包的获取之间的可变长度的暂停获取数据包数据，因为每一个暂停的可变长度是需要完成所希望处理的时间的函数。在第一种情况中，调制器必须带有大的数据缓存器，以便应付例如在FEC和符号产生中数据速率的转换。在接收机的解调器处，也必须提供这些缓存器。最好是用后一种可变暂停技术，因为它不需要大的缓存器，而且处理的启-停特性容易由现存的压缩和传送编码器网络所满足，不需要附加的硬件。
在最佳的可变暂停系统中，调制器是一个进行控制的部件。在这种情况中，调制器使得传送数据流恰好容纳一个数据的数据包，在根据已知的MPEG-2压缩标准的系统的情况中，该数据包是188个字节。数据的传送被禁止，以便能够执行上述的FEC和其它的处理。为了正确地处理采用例如MPEG-2的压缩标准的系统中的数据流的数据包，由调制器响应数据包的启动信号而接收的第一数据必须是同步字节，因为同步字节表示一个数据包的开始。
发明概述
已经认识到在不采用复杂的具有多级规程的条件下，利用从传送编码器请求数据的调制器数据启动信号的第一字节间隔做到数据包的起始的对准是困难的。还认识到，既使是利用了复杂的接口，仍有可能出现严重的问题，例如当系统经历与对系统供能和系统干扰相关的复位时。在调制器的数据启动间隔中，如果传送编码器具有可由其作为在线回传的数据，就会导致数据的数据包的起始和随后的来自该点的调制器启动信号的起始位置之间的无法恢复的相互偏移，从而导致数据处理的错误。
根据本发明的原理的一个系统旨在解决这一问题。该原理是，当从一个在先的编码器请求数据时，即使是在有随机的系统的复位/重新开始，也要保证在一个数据包的开始的基准字节(例如一个同步字节)与一个数据请求间隔自动对准。在一个示出的实施例中，随系统复位后的第一数据的数据包的对准，是借助于一个受控的逻辑网络，利用与基准字节同时出现的一个数据包标志位的起始实现的。
附图简述
附图中：
图1是包括本根据发明的装置的视频信号处理器和编码器的一部分的框图。
图2是与图1所示的系统的操作相关的信号的时序图。
图3示出图1装置的一部分的细节。
图4示出图的装置的另一个实施例。
图5是与图4的装置相关的信号的时序图。
图6示出了图4的装置的一部分的细节。
附图的详细说明
在图1中，根据MPEG-2标准可变长度压缩的码字由视频信号处理信号源提供到传送处理器/编码器20的输入处理器12。传送处理器20的一个主要功能是将码字打包成固定长度的数据字，该固定长度的数据字最终被形成为固定长度(188字节)的数据包，每一个数据包都冠以标题。输入处理器12将可变长度的码字提供到数据打包器14，以及将控制信号和标志位送到一个控制器15和一个标题产生器16。例如，控制器15监视来自输入处理器12的码字长度数据的累加，以便确证固定长度数据码字的完成，并将合适的码字地址和码字控制数据送到数据打包器14。该码字地址保证可变长度的码字的链接。码字控制信号计数短的码字并按需提供标记和对准标志。码字信号源10可以包括数据打包器14和控制器15。在这种情况下，多个打包的数据的信号源可被直接多路化为数据/标题组合器18的输入。适当的标题指示由标题产生器16提供的节目源、服务类型和其它关于有效负载信息的数据。
来自打包器的打包数据传送到一个数据-标题产生器18，即一个数据包产生器，它还接收来自打包器14的数据的写入和启动信号，使得有效的数据被写入，以便输入到在数据包产生器18中的FIFO缓存器。无论何时能够得到打包的数据字，打包的数据字都被送到数据包产生器。相似地，无论何时能够得到标题，传送标题都被从标题产生器16送到数据包产生器的FIFO的输入端。由标题产生器16所利用以形成标题的信息是从输入处理器和从控制器15所得到的。标题产生器16还将写启动输出信号提供到数据包产生器18，以便指示一个标题已经准备好并使该标题被写入该输入FIFO中。每一个标题都包括与在此标题相关的数据包中的数据的关联信息。标题信息有助于同步节目识别、解扰控制、解多路复用、路由选择和在接收机处的有效负载的类型，并在本例中包括在第一标题间隔中的MPEG同步字节。应注意到，标题产生器16还产生于同步字节相重合且与之并行的数据包起始(SOP)标志位，在本系统中，该标志位出现在数据包的开始。如将要讨论的那样，数据包产生器18在每一个打包的数据有效负载之前都冠以适当的标题，并将产生的传送数据包和并行的SOP标志位前送到传送数据流接口单元25。
来自传送处理器20的传送数据包和SOP标志位由接口单元25和逻辑电路30传送到一个调制器40。调制器40包括一个输出处理和调制单元48，在打包的数据被构形以便传送到例如卫星、电缆、或陆地广播信道之前对该打包的数据执行各种信号处理功能。在这种相关的处理单元48中，可以包括例如FEC、交错、编码、频谱形成和进行正交调幅(QAM)或残留边带(VSB)调制的网络。经单元48处理的数据包利用与调制器40相关的单元42、44和46获得，调制器40与逻辑电路30和接口25相结合。这些单元的协作保证一个获取窗口间隔的第一数据的进入是指示数据包开始的MPEG-2的同步字节。由于调制器是进行控制的因素，所以，数据包的起始必须达到请求信号(到调制器的内部)的原始点，该原始点与信号的发出的第一字节相重合。具体地讲，当调制器40请求/提取一个传送数据包进行处理时，即使是在出现了例如强行的系统复位的破坏性的情况下，这些单元的协作也能保证在每一个数据包的开始的MPEG同步字节自动地与数据的请求间隔相对准。如将要所讨论的那样，这种对准是在象系统的复位、或时钟的滑动、或相位的跳跃干扰之后迅速地实现的，而且在本例中是借助于使用与同步字节同时出现的数据包的起始(SOP)标志位实现的。
下面结合图2的信号时序图对图1的系统的操作进行讨论。在调制器40中的窗口信号产生器42产生一个包括启动间隔和一个更短持续期的禁止间隔的调制器(MOD)窗口信号。启动间隔表示当调制器寻找请求一个用于处理的数据包的时候的时间的持续期。禁止间隔表示当调制器正在处理被请求的数据包以便提供前述的FEC交错编码等的时间持续期。每一个禁止间隔的长度是调制器40处理一个给定的数据包所需要的时间的函数。虽然该处理时间一般是规定的预定的长度，但调制器可以发送发射器-说明信息，比如说均衡训练信息，为此，打包数据的发送将被禁止。可是，即使是在这种数据包之间是随意持续期的禁止间隔的具体情况下，所描述的同步系统仍然在起作用。在本例中，从简化的角度考虑，所示出的禁止间隔具有一个固定的长度，以便有助于下面的对于所示出的信号之间的时序关系的讨论有清楚的理解。
与Mod窗口信号相联系，产生器42还产生开始和停止时序信号，每一个都包括具有一个时钟周期的持续期的一系列正脉冲。开始脉冲的前沿和启动信号的前沿相重合，并且停止脉冲的前沿和启动脉冲信号的末端相重合。Mod信号由单元44延迟一个时钟周期以便产生一个请求信号如图2的底部所示。该控制信号控制数据请求单元46的操作，在请求间隔期间获得数据的数据包(如将要讨论的数据B)，并把请求的数据的数据包传送到调制器48进行处理。除去被相对于Mod窗口信号延迟一个时钟周期之外，请求信号和Mod窗口信号完全相同。Mod窗口信号、请求信号和停止及启动信号是自由运行的信号，并不受启动-停止操作的影响。
图2中响应加到接口25的输入的传送数据包的数据流，指示为传送的数据(In)对应于出现在接口25输出的打包的数据流信号。首先是考虑出现了随意的干扰的情况下使得传送处理器20将系统复位的图1系统的操作。在此情况中，作为特殊的情况，输出缓存器与数据包产生器18相关被″清仓″，因此使这些缓存器被清零。这种情况由图2的传送数据(In)信号的前20个字节加以说明，它包括符号″？″。在本例中的由单元46和48所获得的用于处理的有效的数据的数据包是由16个字节间隔(123456789ABCDEF)所定义，包括一个在数据包的开始的同步字节间隔。每一个数据包的该同步字节间隔由阴影所加强。SOP标志由图2的传送处理器所产生，图中紧靠在传送数据信号的上面，与同步字节间隔同时出现。
网络30中的设置复位触发器38响应来自产生器的每一个起始脉冲的前沿产生一个传送起始信号，它设置触发器38，以便使得传送起始信号在传送起起始脉冲的一个时钟周期之后开始。传送起始信号通常是与请求信号时间对准的，并类似地确定数据包的请求间隔。
在随后的过程中，时间间隔T1-T2和T3-T4分别地确定了自由行程的Mod窗口信号的标定的启动和禁止间隔。在正常的条件下，传送启动间隔是在起始脉冲之后的时间T4开始的，该时间T4指示调制器40正在寻求获得一个用于处理的数据包。但在此时，由于(假设的)任意的和破坏性的复位条件已经置空了在先的FIFO缓存器，所以没有可用的数据包。这种数据包时间的缺少是由一个数据有效信号的低逻辑电平指示的，其原因将参考图3说明。由于数据有效信号是低电平，则调制器在请求期间T4-T5中连续地请求保持在寄存器34(或图4中的寄存器55)中的数据。并且在请求窗口信号是高值和数据有效信号是低值的间隔期之前一直进行这种请求。这属于正常的设置现象。
在时间T5出现的正向的数据有效信号表示以传送数据(In)信号(阴影区)的同步字节的形式的第一有效数据的出现。这种正向的数据有效信号是响应指示数据包数据正在被寻求的传送启动信号和一个指示出现在先前的缓存器中的数据(以同步字节的形式)的一个″缓存器充满″标志位的出现由逻辑电路(图3)产生的。与在数据流中的有效同步字节的重新出现同时地发生在时间T5的SOP(TN)标志位的出现开始了一个再对准的过程，正确地将到来的数据包的开始与请求信号的请求间隔相对准。
参考图1的电路30，数据包的对准过程是以来自接口25的转接寄存器32(D触发器)的SOP标志位开始的，直到在寄存器32的输出″Q″出现一个作为SOPA的时钟延迟。该SOPA标志位经过逻辑或门36复位触发器38，使得正向的传送启动信号在时间T6返回低逻辑电平。这种复位的作用禁止了接口25的输出寄存器(如将在图3中看到的)，从而尽管是Mod信号继续不受影响，但停止了数据的通过。这种数据流的停止反映在数据有效信号当中。作为传送启动信号的电平的函数的数据有效信号被截短并同时返回到低逻辑电平。由SOP标志位进行的触发器38的重新设置产生下一个无效的停止暂停。在图3中的输出寄存器312和在图1中的寄存器32和34保持连续的数据字。因此，这些寄存器形成了流水线的结构并以移位寄存器的方式操作。为了停止该移位过程，要求所有的寄存器级被同时地禁止。
寄存器32和级联的相似的单元34由一个信号传送时钟所钟控，该时钟是加到调制器40上的时钟Mod Clk的反相的时钟。寄存器32和34的数据输入是由正向的数据有效信号所启动。由于正向的数据有效信号由在时间T6的SOPA标志位的复位作用所禁止，所以，寄存器32和34则无能力响应输入数据。结果是，各自的寄存器输出被重复地保持在其中被读进的最后的数据。在寄存器32的情况中，，重复的输出数据是来自随同步字节间隔的第一数据流字节间隔(″1″)的数据，如图2中的信号数据A所示。在寄存器34的情况中，重复输出的数据是同步字节间隔数据，如图2中的输出信号的数据B所示。
紧临开始脉冲″设置″触发器38，从而在时间T7开始一个正的传送启动成分，与该开始脉冲的下降沿相对准。注意到当触发器38在此时被设置开始新的正常的操作，数据B的同步字节(它是寄存器34的″固定″输出)是出现在以时间T7开始的Mod窗口信号的启动间隔中。正的数据有效信号同时开始，启动寄存器32和34将数据从输入传送到输出，如图2中的信号数据A和数据B所示。由于正的传送启动信号和数据有效信号成分是与请求信号的请求间隔相对准的(例如T7-T8和T9-T10)，所以，每一个请求间隔都正确地包括一个含有跟随着15个数据字节的一个同步字节的完整的数据包。所有的随后的SOPA脉冲将与所示出的停止脉冲相对准(相一致)除非出现系统的干扰，在干扰之后，将通过所讨论的SOP标志位的独立的复位作用使得数据的请求被自动地重新对准。
所以，已经看到，所描述的系统有利地实现了在随意的系统的错误或复位/重新启动之后的在数据包请求期间内的正确校准。尤其是，数据包同步字节正确地出现在具有在数据包的数据流中名义上的破坏的数据包请求间隔的开始。有几个例子值得考虑。第一种情况是，其中的数据包比固定的188字节的数据包要长的情况，被错误地放置在数据流中。停止信号将复位图1的触发器38，产生不正常的数据包，例如由于同步字节保持在图3的FIFO中，所以下一个数据包不是以一个同步字节开始。当开始信号使得数据的传送又重新开始时，同步字节的出现使得数据的传送又停止。结果是，触发器38被复位。这就产生了第二个不正常的数据包，但从该点开始，实现同步。第二种情况是将少于188个字节的数据包错误地置于数据流中。数据包的开始(SOP)标志位将复位图1的触发器38，产生一个不正常的数据包。由于触发器38已经被复位，所以停止脉冲的随后的出现是多余的。第三种情况是出自调制器的停止信号提早到达。类似于第一种情况，产生两个不正常的连续的数据包。而且，停止信号出现过晚的情况与第二种情况相似。在所有这些情况中的同步都被自动地恢复。在特别的躁声环境中，一个优点是将连接到或门36的停止信号被断开(从而避免了对门36的需要)并且只利用SOP标志位复位触发器38。
在正常的条件下，响应正的SOP(A)标志位或停止脉冲的出现，系统被复位且禁止到调制器40的数据传送，这通常是时间对准的。数据的传送在请求间隔之间的随后的调制器处理期当中被禁止。当寄存器32和34响应下一个开始脉冲而再次被启动时，恢复数据传送，″置位″单元38并从而使得寄存器32和34传送数据，给出一个正确定位的同步字节作为在正常情况中的在请求窗口中的第一数据字。
图3输出图2中的接口单元25的附加的细节。来自传送处理器20的传送数据包和SOP标志位被提供到一个FIFO缓存器310的各自的输入端。缓存器310还从传送处理器接收写时钟和写启动信号。来自网络30(图1)的Mod时钟信号被接到输出寄存器312的时钟输入端，且来自网络30的传送启动信号被加到输出寄存器312的启动输入端。来自FIFO310的传送数据信号(传送数据包)和SOP标志位被经寄存器312传送到图1的网络30。由FIFO310提供的充满标志位被编程以便指示FIFO310的充满状态，例如存放在FIFO中的一个或几个字节或几个数据包。从寄存器312输出的标志位和从网络30输出的传送启动信号被送到逻辑与门318，在当充满标志位和传送启动信号都出现的时候，产生数据有效信号。
被回送到网络30的传送时钟是从Mod时钟信号经反相器314的反相后的信号得到的，展示出少于一个时钟周期的延迟。当Mod时钟信号和传送启动信号从调制器发出时被彼此正确地寄存时，当它们出现在图3的FIFO310和输出寄存器312时，即使是在调制器和传送处理器之间存在随意的延迟(例如电缆和装置的延迟)，它们也将保持如同出现在图3的FIFO和输出寄存器312的寄存关系，因为两个信号经历相同的延迟路径。在传送输出端，传送数据信号对于Mod时钟信号有确定的关系。然而，随着传送数据信号到达调制器的输入，与源发的Mod时钟信号的这种关系将取决于电缆的延迟，因为只有传送数据经过了延迟路径。这一问题是通过伴随着传送数据送出一个Mod和传送时钟的复制信号解决的。最好是送出Mod时钟的一个反相时钟，因为这种信号与传送数据有很好的定位(名义上在上升沿的中心)。如果调制器和传送处理器之间的延迟被很好地确定，则传送时钟可被消除，一个延迟的Mod的时钟的修改的方案可被用在调制器中。
正向的数据有效信号的出现指示在FIFO310中有数据(由充满标志位指示有效或无效)并指示调制器正在请求数据(由传送启动信号指示)。如果FIFO310包括有效的数据，这种数据将被在请求期间传送到调制器。但在实际上这种情况很少出现，因为通常FIFO310和传送处理器的输出缓存器在要求一个传送复位的系统的干扰的出现时将被置空，并且第一数据字节将是有效的同步字节。
图6的装置是图3的装置的改型。除去新加入的一个启动寄存器610之外，图6与图3相似。寄存器610的使用提供了改进的躁声免除效果，这在网络30和传送接口25之间是长距离的电缆连接的情况下是需要的。寄存器610的使用引入了一个额外的时钟延迟到系统中，通过修改图4中的网络30对该延迟作补偿。除去加入了寄存器55之外，图4中的网络30与图1中的网络30是相似的。由于寄存器55引入了一个附加的时钟延迟，所以，由单元44产生的延迟增加了响应的量而达到两个时钟延迟。针对图4系统的时序图在图5中示出。除去从寄存器55输出的数据C的数据包要求在请求期间例如在图5中的T7和T8之间的处理之外，图4的系统和图5的系统是相似的。所公开的装置可以包括进一步的修正。以便包括附加的寄存器，补偿由对应于图6中的寄存器610的元件所引入的附加的延迟。
在所公开的系统的一个变型中，可以采用数据包结束的标志位而不是采用数据包开始的标志位。在此种情况下，检测点将移动到图1和图4的寄存器34的输出。此外，同步字节的构造(例如47H)可被在自身的数据流中寻找。由于同步字节的不唯一，所以这种寻找可能是困难的，但可以通过系统操作的给定的启/停(启动/禁止)的性质来实现。时间可变的禁止间隔的使用增加了复杂性(例如可能需要随着每一个数据包周期而改变的可编程的计数器)。