用于视频信号解码系统中的扫描宽度解码装置 本发明涉及一种用于解码数字视频信号的装置，更具体地说，涉及一种用于视频信号解码系统中的改进的扫描宽度(run-lenth)解码装置。
众所周知，传送数字化视频信号能够得到比传送模拟信号质量高得多的视频图象。当图象信号被以数字形式表示时，要生成大量要传送的数据，特别是在高清晰度电视(HDTV)系统中。然而，由于在一传统传送信道中可使用的频率带宽是有限的，为了通过其传送大量的数字数据，不可避免地要压缩或减少传送的数据量。
在一现代的视频图象传送或处理系统中，数字视频信号可能通过首先求得例如一个8×8象素块的离散余弦变换(DCT)而被编码。该DCT系数数据然后可能被折线扫描、扫描宽度编码及可变宽度编码，例如利用霍夫曼(Huffman)编码。减少或利用图象数据间的空间冗余的DCT将一数字图象数据的块(例如-8×8象素的块)转换为一组变换系数。
在扫描宽度编码(RLC)技术中，被折线扫描的变换系数数据块被转换为多个组合，各组合包括一扫描宽度和一相应的电平，其中该扫描宽度表示在一个非零变换系数数据前面的连续的零的数目，而该电平表示跟在该多个连续的零后面地该非零变换系数的幅值。
可变宽度编码(VLC)是一种公知的用于达到比特率降低的技术，其基于数据的统计分布将固定宽度数据变换为可变宽度的码字。码字的宽度是这样选择的：较短的码字用于表示较频繁出现的数据而较长的码字被用来表示较少出现的数据。
用于解码以上述方式编码的数字视频信号的解码器包括一可变宽度解码器(VLD)。一扫描宽度解码器(RLD)以及一利用逆DCT的处理器。
在该解码器中，向VLD输入的是可变宽度码字而从VLD输出的是包含两段信息的固定宽度码字：一连续的零的扫描宽度以及该非零DCT变换系数数据的幅值。该RLD接收固定宽度的码字且生成一折线扫描的变换系数数据流。
一般地，有两种基本的VLD结构解码可变宽度编码的比特流，一种是串行VLD而另一种是并行VLD。
并行VLD将可变宽度的比特流分割为多个比特段并同时解码被分割得的各比特段。因此，并行VLD可以执行高速数据处理。然而，并行VLD很难用于数字视频信号解码系统，因为其硬件结构将非常复杂。另一方面，从开始处顺序地解码该可变宽度编码的比特流的串行VLD一般被用于数字视频信号解码系统中以简化其硬件结构。
在串行VLD中，由于在该可变宽度编码的比特流中的各码字具有不同的宽度，如果该可变宽度编码的比特流的输入速率为固定的，则被解码的符号将以变化的速率被输出，而如果限定输出速率使符号以固定的速率被输出，则输入速率必须被做成可变的。因此，必须在与该VLD连接的RLD中包含一个补偿码字的处理速率的差的缓存器。但是用来控制该缓存器的接口电路变为高度复杂的，从而增加了系统的硬件复杂性。
因此，本发明的主要目的即在于提供一种硬件复杂性较低的扫描宽度解码装置，其无需使用需要复杂接口电路的缓存器。
根据本发明，提供了一种用于视频信号解码系统中的扫描宽度解码装置，用于解码一扫描电平编码的视频信号以提供一解码的视频信号，其中该扫描电平编码的视频信号被分为多个块，各块具有多个扫描-电平(run-level pair)对且各对具有扫描数据及电平数据，该装置包括：一地址发生器，接收该扫描数据，用于生成一指定用来存储该电平数据的存储位置的写地址；一计数器，响应于时钟信号，用于生成一用来从一最高存储位置到一最低存储位置中顺序地寻址该存储位置的读地址；以及存储器，具有多个存储位置，用于基于该写地址存储该电平数据，及用于基于该读地址生成存储在该存储位置的被解码的数据从而提供该被解码的视频信号。
本发明的上述及其它的目的和特征将从以下结合附图对优选实施例的说明中更为明了，附图中：
图1示出了根据本发明的扫描宽度解码装置的一示意性电路图；
图2示出了用作图1中的第一和第二存储器的一示例性存储器。
图1中示出了根据本发明的一优选实施例的一个扫描宽度解码装置。该扫描宽度解码装置100解码一扫描电平编码的视频信号以提供一解码的视频信号，其中该扫描宽度编码的视频信号被分为多个块，各块具有多个扫描-电平对且各对具有扫描数据和电平数据。该扫描数据表示在一个非零值前面的连续的零的数目而该电平数据表示该多个连续的零之后的该非零值的幅值。
如图1所示，扫描数据RUN、对应于该扫描数据的电平数据LEVEL以及一个表示一个块的开始的块开始信号BS被同时从一可变宽度解码器(VLD)(未示出)提供到各导线51、54及52上。导线51上的该RUN数据被输入一地址发生器10，后者还接收该线52上的BS数据作为一个清零信号。地址发生器10将RUN加在其中存储的先前写地址上，并生成一个M位(例如6位)的写地址给一个第一多路复用器(MUX)16的一输入端I1和一个第二MUX18的一输入端I2’，该写地址指定一个用于存储该电平数据的丰储位置。当该清零信号即BS为逻辑高时该先前写地址即变为0。
接收该BS作为一计数使能信号的计数器14用于基于施于其上的时钟信号生成用来从一最高存储位置到一最低位置中顺序地寻址存储位置的读地址。
具体地，计数器14由经由导线52加于其端子E的逻辑高BS使能。可采用M位(例如6位)已知计数器的该计数器14响应于该逻辑高计数使能信号置0作为其初始计数，并每当导线53上的时钟脉冲Ck作用于其端子CLK上时将其初始计数加1且同时在其输出端OUT输出该增加后的计数于导线57上作为一读地址，其中该Ck脉冲具有一等于BS延续时间1/2M(即1/64)的延续时间。导线57上该增加后的计数分别被送到第一和第二MUX16及18的输入端I1’和I2。
触发器电路12，响应于亦加于其上的该块开始信号BS，在导线56上生成第一及第二选择信号作为其输出信号，该第一及第二选择信号分别具有逻辑高及逻辑低电平。
在本发明的优选实施例中，可采用一个包括一连接到其输出端Q的输入端T的T触发器作为该触发器电路12，其中该T触发器的输出状态在该BS施加于其端子Cp时被改变。更具体地说，T触发器12的输出状态在BS的每个下降沿反转。
该T触发器12的输出信号，即在导线56上的第一及第二选择信号被送到第一和第二MUX16和18及第三MUX26的端子S1、S2及S3、第二存储器30的端子及RST2，及经由反相器20送至第一存储器28的端子及RST1。反相器20用于反相该第一及第二选择信号并同时将反相了的第一及第二选择信号提供给第一存储器28的端子及RST1。具体地如果第一选择信号，即逻辑高，被施加给端子S1和S2，第一MUX16即将由地址发生器10通过其输入端子I1施加的写地址经导线58提供给第一存储器28的端子A1，且第二MUX18将由计数器14通过其输入端子I2施加的读地址经由导线61提供给第二存储器30的端子A2。如果该第二选择信号，即逻辑低，被施加给端子S1和S2，则第MUX16即将由计数器14通过输入端子I1’施加的读地址经由导线58提供给A1，且第二MUX18将由地址发生器10通过输入端子I2’施加的写地址经由导线61提供给A2。
同时，在导线54上的电平数据LEVEL被同时提供给第一和第二三态门22及24，后两者分别包括一控制输入端子C1及一反向控制输入端子C2，C1和C2接收导线56上的第一和第二选择信号作为它们各自的控制信号。如果施加给C1及C2的控制信号为逻辑高，该第一三态门22即将施加给它的LEVEL数据经由导线60传送至第一存储器28的数据输入端子DI1，而第二三态门24则将呈高阻态而无数据由其传送出；反之，该第二三态门24则将加于其的LEVEL数据经由导线63传送至第二存储器30的数据输入端DI2，而第一三态门22呈高阻状态。
根据本发明，该第一和第二存储器28及30为随机存取存储器(RAM)，各包括P个存储位置，P等于2M，例如为64。该第一存储器28响应于导线59上的反相的第一和第二选择信号分别被写和读使能，而在每次从反相的第二选择信号向反相的第一选择信号转变时被复位(即，将零存入其所有的存储位置中)；而该第二存储器30响应于导线62上的第二和第一选择信号分别被写和读使能，而在每次从第一选择信号向第二选择信号转变时被复位。
具体地，该第一存储器28响应于来自反向器20的反相第一选择信号被写使能并将施加于DI1的LEVEL数据存储于由施加于A1的写地址指定的存储位置中；而该第二存储器30响应于来自触发器12的第一选择信号同时被读使能并基于施加于A2的用于从最高存储位置到最低存储位置顺序地寻址各存储位置的读地址生成存储于其各存储位置中的经解码的数据送至第三MUX26的输入端I3上作为解码的视频信号，且在每次从第一选择信号转变至第二选择信号时被复位。之后，第一存储器28响应于该反相的第二选择信号被读使能并基于施加于A1的读地址生成存储在其各存储位置的数据送至MUX26的输入端子I3’作为解码的视频信号，且在每次从反相的第二选择信号向反向的第一选择信号转变时被复位；而该第二存储30响应于第二选择信号被同时写使能并将施加于DI2的LEVEL数据存储在由施加于A2的写地址指定的存储位置中。该第三MUX26响应于第一选择信号选择由第二存储器30经由端子I3施加的解码的视频信号，而响应于第二选择信号选择由第一存储器28经由端子I3’施加的解码的视频信号。
图2示出了用作图1中的第一和第二存储器28和30的一个示例性存储器，其中该存储器包括从最高存器位置到最低存储位置的64个存储位置，该最高存储位置及最低存储位置的地址分别为二进制数字“000000”及“111111”。各电平数据被存储在由写地址指定的各存储位置中。例如，LEVEL1、LEVEL2及LEVEL3被分别存储在由写地址“000000”、“000100”及“111111 ”指定的存储位置中。
从上述可以看出，应该容易地理解本发明的扫描宽度解码装置能够解码扫描电平编码的视频信号而无需使用需复杂接口电路的缓冲存储器，从而降低了系统的硬件复杂性。
虽然仅结合优选实施例示出及描述了本发明，但对于本领域的普通技术人员来说，不脱离由权利要求限定的本发明的精神和范围，许多变形和修改是容易想到的。