触发器电路 本发明总的来说涉及触发器型的逻辑电路。更具体地说本发明涉及根据输入信号的任何逻辑变化而转换的触发器电路的结构，为了对下一次变化预先作出安排，每次转换之后都需要进行复位。
本发明可以有利地用于这样一种单片集成电路，在该集成电路中存在一个或几个信号的任何逻辑变化(从0到1和从1到0)之后都提供一个脉冲的问题，这一应用需要在每次转换之后都进行复位，并且利用集成电路上的最小区域。
具有这种功能的标准电路在本技术领域内是未知的，因此为了得到所要求的结果，一般采用两个带有复位端的D型FFD触发器(图1)，其中每个D型FFD触发器由24个晶体管构成。这一结构的逻辑电路图示于图1，同时FFE触发器的电路图示于图2。
如图所示，输入信号IN(该信号的转换是需要检测的)被加到两个D型FFD触发器的时钟输入端CP。输入信号IN通过一个逻辑非门INV反相，加到其中一个FFD触发器上。两个FFD触发器的数据输入端D与高逻辑值(电源电压V+)相连。FFD触发器的两个输出端Q以或的关系相连，以便提供电路的输出信号OUT。该电路进一步提供了一个复位输入信号RST，它与FFD触发器的两个复位输入端CD并联，其方式为在检测到输入信号IN变化之后使得输出端Q以及电路的输出OUT复位。
D型FFD触发器(参照图2)对端子CP地输入信号的上升沿敏感，利用需要检测其转换的信号IN作为第一FFD触发器的端子CP上的时钟信号，以及相同的信号IN经反相后加到第二FFD触发器上，通过两个FFD触发器的输出端A和B的或连接能够检测其每个逻辑变化。
具体地说，如果转换信号的数目等于n，并且需要产生检测任何信号转换的一个脉冲，那么需要将所用的FFD触发器的数目乘以2n。这可以从图3中看到。应注意的是，如果需要检测n个输入信号IN1、IN2---INn，那么需要2n个FFD触发器。
在单个信号的情况下具有所述功能的常规电路(图1)由54个晶体管构成。各个信号的波形如图4所示，同时真值表如下所示： RST IN OUT L X L H L-＞H H H H-＞L H
其中很自然地，L代表低逻辑电平或0，H代表高逻辑电平或1，X代表无关紧要。
为了将输出OUT置位在准备下一次转换的状态，在所述输入信号IN变化之后处于高逻辑电平的输出OUT必须通过外部提供的复位信号RST返回到低逻辑电平，否则由于输出OUT未改变其状态，将无视下一次转换。
因此，尽管现有技术的电路结构解决了实现所述功能的问题，但是仍有技术上的问题。事实上这些电路结构需要使用大量的晶体管，因而需要大量的集成电路的表面积，于是降低了集成度，增加了成本。
本发明的目的是提供一种触发器电路，它圆满地解决了上述所有的问题。
本发明的这一目的是通过这样一种根据一个输入信号的任何逻辑变化而转换输出信号的触发器型逻辑电路实现的，该电路的特征在于包括：
-具有接收所述信号的数据输入端的一个触发器，
-一个实现异或型逻辑功能接下来是反相逻辑功能的组合电路，具有接收所述信号的第一输入端和与所述触发器的反相输入端相连的第二输入端，以及
-一个置位-复位型的触发器，具有与所述组合电路的输出端相连的复位输入端。
通过以下结合附图对非限制性的实施例所作的详细描述，本发明的进一步的优点和特征将变得很清楚，附图中：
图1、2、3和4是现有技术，并且已经作了说明；
图5是本发明器件的可能的实施例的电路图；
图6是说明本发明器件的操作的一组笛卡尔时间图；
图7类似于图5，表示本发明的具有两个输入端的器件的一个实施例；
图8类似于图6，是说明图7的电路操作的一组笛卡尔时间图；
图9表示本发明的具有n个输入端的器件的一个实施例；以及
图10表示本发明的具有3个输入端的器件的另一个实施例。
本发明的触发器电路的一个可能的实施例例如如图5所示。从图中可以看出，该电路相当简单，由五个逻辑与非门N1、N2、N3、N4、N5，一个异或非逻辑门E，一个逻辑非门INV和置位-复位型的触发器FFRS组成。
可以看到，四个与非门N1、N2、N3、N4和非门INV构成一个触发器。该触发器N1、N2、N3、N4和INV在其数据输入端接收想要检测其变化的信号IN。此外，信号IN施加到异或非门E。异或非门E的输出与置位-复位型触发器FFRS的置位输入端相连，以便在检测到信号IN的变化之后，使得电路的输出OUT被置位。异或非门E的第二输入端与触发器N1、N2、N3、N4和INV的用I7表示的反相输出端相连，以便能够检测信号IN的其它类型的变化。触发器FFRS的复位输入端与电路的复位输入RST相连，以便在检测到信号IN的变化之后，使得电路的输出OUT被复位。此外，异或非门E的用I22表示的输出端与另一个与非门N5的一个输入端相连，该与非门的输出端与触发器N1、N2、N3、N4和INV的允许输入端相连。另一个与非门N5的另外的输入端与一个输入端PW-ON相连，该输入端施加表示电路的电源存在的信号。
电路的工作原理如下。首先初始化(或复位)(信号RST＝1和信号PW-ON＝0)，FFRS触发器的输出OUT处于逻辑电平0，同时节点I7(触发器N1、N2、N3、N4和INV的反相输出端)相对于输入信号IN处于互补逻辑电平，该输入信号IN的转换是需要检测的(如果IN＝0，则I7＝1，如果IN＝1，则I7＝0)。此外，节点I22(逻辑门E的输出端)处于逻辑电平0。
当电路接通电源时(对应于复位)，信号PW-ON稳定地处于逻辑电平1。当处于信号IN的第一逻辑转换时输入RST变为0，异或非逻辑门E在其输入端具有两个逻辑电平相同的信号，因此节点I22从逻辑电平0变到逻辑电平1，触发器FFRS的输出OUT取逻辑电平1，该触发器是由两个逻辑或非门(未示出)构成的。
这时，经过逻辑门延时的节点I22上的信号将节点I7带到相对于信号IN是互补的逻辑电平，使电路准备接收信号IN的下一次转换。因此，节点I22提供作为输入信号IN电平的任何变化的结果的脉冲，其脉冲的持续时间由逻辑门的延迟时间确定。
为了得到持续时间与每次转换相一致的输出信号，触发器FFRS由信号RST驱动。当该信号RST从逻辑电平0变到逻辑电平1时，由于信号IN的转换取逻辑电平1的输出OUT上的信号返回到逻辑电平0。接下来触发器FFRS准备接收输入信号IN的新的变化。
得到的各种信号的波形图示于图6。刚刚描述过的实施例中的电路由40个晶体管构成。
从使用的集成电路的面积这一观点来看，与产生脉冲所必需的变化相一致的信号的数目越大，本发明就越有利，事实上，不需要复制整个电路，而只需要复制包括在图5的虚线框中的用RIL表示的部分。参见图7，该图示出了具有两个输入信号IN1和IN2的一个实施例。
在有两个信号IN1和IN2的情况下，它们可以一起转换或单独转换，异或非门的输出以或的关系相互连在一起，于是一个或两个输入的任何转换都产生一个脉冲，它使触发器FFRS的输出取1，从而电路的输出OUT取1。因此，不必象上述现有技术那样，在两个输入的情况下复制整个结构。
与图7电路有关的的波形示于图8。从该图中也可以看到，节点I143上的电压(它使触发器FFRS的输出取1)是一个脉冲，它在一个或两个输入IN1和IN2的每次转换时产生，同时输出OUT的状态由信号RST确定。
参照图7，如果应用De Morgan法则，那么如实际所表示的那样，通过用与非门N6代替或门，用异或门X代替异或非门，就可以优化逻辑门的数目。
图9表示本发明的与图7的电路类似的电路的一个实施例，其中有输入信号IN1、IN2---INn，它们的变化是需要检测的。
图10表示本发明的具有三个输入IN0、IN1和IN2的电路的另一个实施例。从该图中可以看到如何利用信号RST在转换之后使电路的输出OUT为0以及使三个触发器N1、N2、N3、N4和INV复位。
图5所示的具有单个输入信号IN的电路的真值表如下所示： RST IN OUT L X L H L-＞H H H H-＞L H
本发明的电路的优点是有可能采用这样一种电路，该电路实现具有最小面积的一对复位触发器的功能。
从图3和9的电路图可以看出，所需检测其转换的信号的数目越多，优点越多。下表是在根据现有技术的结构和本发明的具有1、2和3个输入的方案之间就所用晶体管所作的比较： 现有技术 本发明 晶体管的数目 晶体管的数目 56 36 174 98 290 1581个输入3个输入5个输入
显然，在保持发明原则不变的情况下，不脱离本发明的范围，结构的细节和实施例在已经说明的基础上可作广泛的修改，例如在图10所示的情况下，在输入转换以后，利用输入信号RST使输出为0以及“更新”触发器N1、N2、N3、N4和INV。