产生垂直同步信号的设备 本发明一般涉及产生垂直同步信号的设备，尤其涉及根据数字方法产生视频信号的垂直同步信号的设备。
因为普及了多媒体技术的应用，所以电视机中使用的视频信号经常显示在计算机监视器上。在这种情况下，因为电视机和计算机之间的视频信号的格式不同，所以在已有技术中必须使用一接口将电视机与计算机相连。为连接所述的接口，我们必须将模拟视频信号转换为数字视频信号，然后必须将电视机的格式变为计算机监视器的格式。接着就产生了视频信号的垂直同步信号。
但是当通过模拟方法产生垂直同步信号时，已有技术存在IC制造过程不稳定以及电路为大电流消耗的问题。此外，当用户想校正垂直同步信号时不容易校正垂直同步信号的脉冲宽度。
此外，已有技术使用需要许多数字电路的设备产生数字定时信号，因为在NTSC(国际电视系统协会)中使用每帧525个水平同步行和2个垂直同步行，并且由于是通过水平同步信号进行同步，所以不存在使垂直同步信号同步的基点。
本发明的一个目的是解决已有技术的上述问题。
通过提供由数字方法产生视频信号的垂直同步信号的设备使用户易于校正垂直同步信号。
本发明的另一目的是提供产生垂直同步信号的设备，该设备在IC过程中比较稳定并具有低电流消耗，本发明的设备由数字电路组成。
为实现这些目地，根据本发明的一个优选实施例，产生垂直同步信号的设备包括计数装置，用于接收第一输入信号和系统时钟、对系统时钟的个数计数并产生9比特计数信号；第一比较装置，用于接收所述的9比特计数信号、与上限值进行比较、并产生一输出信号；第二比较装置，用于接收所述的9比特计数信号、与下限值进行比较、并产生一输出信号；反馈装置，用于接收所述的第一输入信号、所述第一比较装置的所述输出信号、和所述第二比较装置的所述输出信号，并产生反馈信号以防止所述计数装置的输出循环(rotating)；以及控制装置，用于接收所述的9比特计数信号的最高有效位(下文称为MSB)、系统时钟、和第二输入信号，并在所述的计数装置从所述上限值反向对系统时钟计数时在所述的MSB具有低逻辑值的情况下产生垂直同步信号。
参考相关附图将更加详细地描述本发明的优选实施例，其中：
图1是描述根据本发明的优选实施例的产生垂直同步信号的设备的方框图；
图2A和2B表示根据本发明的优选实施例的用于产生垂直同步信号的设备的9比特可逆计数器的电路图；
图3表示根据本发明的优选实施例的用于产生垂直同步信号的设备的控制装置；
图4是表示根据本发明的优选实施例的控制装置的4比特递增计数器的电路图；
图5是表示根据本发明的优选实施例的第一输入信号(FSS)、第二输入信号(FH2)、和水平视频行之间关系的时序图；和
图6是表示第一输入信号(FSS)、第二输入信号(FH2)、和垂直同步信号(VS)之间关系的时序图。
根据附图，通过研究下面的详细描述本发明的优选实施例将变得显而易见。
如图1所示，产生垂直同步信号的设备包括计数装置12，用于接收第一输入信号(FSS)、系统时钟(ck)，并计数系统时钟的个数，以及产生9比特计数信号(N<8：0>)；第一比较装置13，用于接收所述9比特计数信号(N<8：0>)，并与上限值进行比较，以及产生一输出信号；第二比较装置14，用于接收所述9比特计数信号(N<8：0>)，并与下限值进行比较，以及产生一输出信号；反馈装置11，用于接收所述第一输入信号(FSS)、所述第一比较装置13的所述输出信号、和所述第二比较装置14的所述输出信号，并产生一反馈信号(INHB)来防止所述的计数装置12的输出循环；和控制装置15，用于接收所述的9比特计数信号(N<8：0>)的MSB(N<8>)、系统时钟(ck)、和第二输入信号(FH2)，并在所述的计数装置12沿所述上限值的反向系统时钟计数时在所述的MSB(N<8>)为低逻辑值的情况下产生垂直同步信号(VS)。
此外，如图2A和2B所示，作为9比特可逆计数器的所述计数装置12，包括一个具有输入端、时钟端、复位端、和输出端的多复位触发器，还包括多个专用“与”门、多个“或”门、多个“与”门、和多个专用“与非”门。
第一复位触发器221在时钟端接收一系统时钟(ck)、在复位端接收一复位信号(RB)、在输入端接收第一专用“与”门230的输出、以及从输出端产生一输出信号。所述第一专用“与”门230接收所述的反馈信号(INHB)的反相输出和所述第一复位触发器221的反相输出。而且所述第一复位触发器221的反相输出为所述9比特计数信号的第一位(N<0>)。
第二复位触发器222在时钟端接收一系统时钟(ck)、在复位端接收一复位信号(RB)、在输入端接收第二专用“或”门231的输出、以及从输出端产生一输出信号。所述第二专用“或”门231接收第一“与非”门239的输出和所述第二复位触发器222的反相输出。所述的第一“与非”门239接收所述反馈信号(INHB)和接收第一复位触发器221的所述反相输出和所述第一输入信号(FSS)的所述第一专用“或非”门258的所述输出。而且所述第二复位触发器222的反相输出为所述9比特计数信号的第二位(N<1>)。
第三复位触发器223在时钟端接收一系统时钟(ck)、在复位端接收一复位信号(RB)、在输入端接收第三专用“或”门232的输出、以及从输出端产生一输出信号。所述第三专用“或”门232接收第二“与非”门240的输出和所述第三复位触发器223的反相输出。所述第二“与非”门240接收所述反馈信号(INHB)、所述第一专用“或非”门258的所述输出、和接收第二复位触发器222的所述反相输出以及所述第一输入信号(FSS)的第二专用“或非”门259的输出。而且所述第三复位触发器223的反相输出为所述9比特计数信号的第三位(N<2>)。
第四复位触发器224在时钟端接收一系统时钟(ck)、在复位端接收一复位信号、在输入端接收第四专用“或”门233的输出、以及由输出端产生一输出信号。所述第四专用“或”门233接收第三“与非”门241的输出和所述第四复位触发器224的反相输出。所述第三“与非”门241接收所述反馈信号(INHB)、所述第一专用“或非”门258的所述输出、第二专用“或非”门259的所述输出、和接收第三复位触发器223的所述反相输出以及所述第一输入信号(FSS)的第三专用“或非”门260的输出。而且所述第四复位触发器224的反相输出为所述9比特计数信号的第四位(N<3>)。
第五复位触发器225在时钟端接收一系统时钟(ck)、在复位端接收复位信号(RB)、在输入端接收第五专用“或”门234的输出、以及由输出端产生输出信号。所述第五专用“或”门234接收第一“或”门244的输出和所述第五复位触发器225的反相输出。所述第一“或”门244接收第四“与非”门242的输出和第五“与非”门243的输出。所述第五“与非”门243接收所述反馈信号(INHB)和所述第一专用“或非”门258的所述输出。所述第四“与非”门242接收第二专用“或非”门259的所述输出、第三专用“或非”门260的所述输出、和接收第四复位触发器224的所述反相输出和所述第一输入信号(FSS)的第四专用“或非”门261的输出。而且所述第五复位触发器225的反相输出为所述9比特计数信号的第五位(N<4>)。
第六复位触发器226在时钟端接收系统时钟(ck)、在复位端接收复位信号(RB)、在输入端接收第六专用“或”门235的输出、以及由输出端产生一输出信号。所述的第六专用“或”门235接收第二“或”门247的输出和所述的第六复位触发器226的反相输出。所述的第二“或”门247接收第六“与非”门245的输出和第七“与非”门246的输出。所述第七“与非”门246接收所述的反馈信号(INHB)、所述第一专用“或非”门258的所述输出、第二专用“或非”门259的所述输出。所述第六“与非”门245接收第三专用“或非”门260的所述输出、第四专用“或非”门261的所述输出、和接收第五复位触发器225的所述反相输出以及所述第一输入信号(FSS)的第五专用“或非”门262的输出。而且所述第六复位触发器226的反相输出为所述9比特计数信号的第六位(N<5>)。
第七复位触发器227在时钟端接收系统时钟(ck)、在复位端接收复位信号(RB)、在输入端接收第七专用“或”门236的输出、以及由输出端产生一输出信号。所述第七专用“或”门236接收第三“或”门250的输出和所述第七复位触发器227的反相输出。所述第三“或”门250接收第八“与非”门248的一个输出和第九“与非”门249的输出。所述第九“与非”门249接收所述反馈信号(INHB)、所述第一专用“或非”门258的所述输出、第二专用“或非”门259的所述输出、第三专用“或非”门260的所述输出。所述第八“与非”门248接收第四专用“或非”门261的所述输出、第五专用“或非”门262的所述输出，和接收第六复位触发器226的所述反相输出以及所述第一输入信号(FSS)的第六专用“或非”门263的一个输出。而且所述第七复位触发器227的反相输出为所述9比特计数信号的第七位(N<6>)。
第八复位触发器228在时钟端接收系统时钟(ck)、在复位端接收复位信号(RB)、在输入端接收第八专用“或”门237的一个输出、以及由输出端产生一输出信号。所述第八专用“或”门237接收第四“或”门253的一个输出和所述第八复位触发器228的反相输出。并且所述第四“或”门253接收第十“与非”门251的输出、第十一“与非”门252的输出。所述第十一“与非”门252接收所述第一专用“或非”门258的所述输出、所述第二专用“或非”门259的所述输出、所述第三专用“或非”门260的所述输出、以及所述的反馈信号(INHB)。所述的第十“与非”门251接收所述第四专用“或非”门261的所述输出、所述的第五专用“或非”门262的所述输出、所述第六专用“或非”门263的所述输出、和接收第四复位触发器224的所述反相输出以及所述的第一输入信号(FSS)的所述第七专用“或非”门264的所述输出。而且所述的第八复位触发器228的反相输出为所述的9比特计数信号的第八位(N<7>)。
第九复位触发器229在时钟端接收系统时钟(ck)、在复位端接收复位信号(RB)、在输入端接收第九专用“或”门238的输出、以及由输出端产生一输出信号。所述的第九专用“或”门238接收第五“或”门257的输出和所述的第九复位触发器229的反相输出。并且所述的第五“或”门257接收第十二“与非”门254的一个输出、第十三“与非”门255的一输出、第十四“与非”门256的一输出。所述的第十二“与非”门254接收所述的第一专用“或非”门258的所述输出、所述第二专用“或非”门259的所述输出、所述第三专用“或非”门260的所述输出、以及所述的反馈信号(INHB)。所述的第十三“与非”门255接收所述的第四专用“或非”门261的所述输出、第五专用“或非”门262的所述输出、和第六专用“或非”门263的所述输出。所述的第十四“与非”门256接收所述第七专用“或非”门264的所述输出以及接收所述第八复位触发器228的反相输出和所述第一输入信号(FSS)的所述专用“或非”门265的所述输出。而且所述第九复位触发器229的反相输出是所述9比特计数信号的第九位。此外，所述专用“或非”门(258…265)的每个输出端都产生一输出来增加通过两个反相缓冲器的输出电流。
因此，所述计数装置12接收系统时钟(ck)和所述的第一输入信号(FSS)，如果所述第一输入信号(FSS)是低逻辑值，则该装置沿正向对系统时钟计数，而如果所述的第一输入信号(FSS)是高逻辑值，则该装置沿反向对系统时钟计数。当所述反馈信号(INHB)为高逻辑值时，所述计数装置12产生所述9比特计数信号(N<8：0>)，而当所述反馈信号(INHB)为低逻辑值时，计数装置停止计数。
所述的第一比较装置13接收所述9比特计数信号(N<8：0>)、与数字化值511进行比较、并产生高或低逻辑值。
并且，所述第二比较装置14接收所述9比特计数信号(N<8：0>)、与数字化值0进行比较、并产生高或低的逻辑值。
所述反馈装置11包括：第一“与”门112，用于接收所述第一比较装置13的所述输出，以及所述第一输入信号(FSS)；第二“与”门113，用于接收所述第一输入信号(FSS)的反相信号以及所述的第二比较装置14的所述输出；或非门114，用于接收所述两个“与”门112、113的输出，并产生所述反馈信号(INHB)。
在接收所述的第一输入信号(FSS)之后，如果所述第一输入信号(FSS)位于高逻辑区所述的计数装置12则沿正向对系统时钟计数，如果所述第一输入信号(FSS)位于低逻辑区则所述计数装置12沿反向计数。如果所述第一比较装置13的一个输出和所述第一输入信号(FSS)均要为高逻辑值且如果所述第一输入信号(FSS)和所述第二比较装置14的输出要为低逻辑值则所述反馈信号(INHB)为低逻辑值。此外，在所述的情况下，所述计数装置12停止计数。
或者说，因为如果所述计数装置停止计数则所述第一输入信号(FSS)是高逻辑值，并且所述第一比较装置13的输出为高逻辑值，所以所述第一输入信号(FSS)应该为低逻辑值，而所述第二比较装置14应该为高逻辑值。如果不能满足所述两个条件，所述计数装置12再次开始计数。
如图3所示，所述控制装置15包括垂直同步信号31的输出装置、第二计数装置32、第三计数装置33、以及复位装置34。
所述垂直同步信号31的输出装置包括具有输入端、输出端、和时钟端的第一触发器312；以及具有输入端、输出端、复位端和时钟端的第一复位触发器313。
所述第一触发器在所述输入端接收所述的9比特计数信号(N<8：0>)的所述MSB(N<8>)的反相输出、在所述时钟端接收系统时钟(ck)、以及产生与所述系统时钟(ck)同步的去除低频干扰的信号。并且所述第一复位触发器313在输入端接收一电源电压(vdd)、在所述时钟端接收所述第一触发器312的输出、在复位端接收复位装置34的输出，并产生与所述第一触发器312的输出同步的垂直同步信号。
而且所述第一复位触发器313接收所述9比特计数信号的所述MSB，并当所述计数装置12沿所述上限值511的反向对所述系统时钟计数时，如果所述9比特计数信号的所述MSB为低逻辑值，则产生所述垂直同步信号的高逻辑值。
所述第二计数装置32包括：第一“与”门321，用于接收垂直同步信号31的所述输出装置的输出和所述的复位信号(RB)；和4比特递增计数器322，该计数器具有用于接收所述第二输入信号(FH2)的时钟端、具有用于接收所述第一“与”门321的输出的复位端、以及具有用于产生4比特计数信号(N21<3：0>)的输出端。
如图4所示，所述4比特递增计数器322包括：分别具有输入端、时钟端、复位端、输出端和反相输出端的多个复位触发器421、422、423、424；具有两个输入端的第一“与非”门425；具有三个输入端的第二“与非”门426；以及多个专用“或”门427、428、429。
所述第一复位触发器421在输入端接收所述第一复位触发器421的一个输出的反相信号、在时钟端接收系统时钟(CK)、在复位端接收复位信号(RB)，并由输出端产生一输出信号。
所述第二复位触发器422在输入端接收所述第一专用“或”门427的输出、在时钟端接收系统时钟(ck)、在复位端接收复位信号(RB)、并由输出端产生一输出信号。所述第一专用“或”门427接收所述第二复位触发器422的输出的反相信号和所述第一复位触发器421的输出的反相信号，并产生一高或低逻辑值。而且第一“与”门425接收所述第一复位触发器421的反相输出的反相信号，和所述第二复位触发器422的反相输出的反相信号，并产生一输出信号。
所述第三复位触发器423在输入端接收第二专用“或”门428的一个输出、在时钟端接收系统时钟(ck)、在复位端接收复位信号(RB)、并由输出端产生一输出信号。所述第二专用“或”门428接收所述第三复位触发器423的输出的反相信号和所述第一“与”门425的所述输出，并产生一高或低的逻辑值。所述第二“与”门426接收所述第三复位触发器423的反相输出的反相信号、所述第二复位触发器422的反相输出的反相信号、及所述第一复位触发器421的反相输出的反相信号，并产生一输出信号。
所述第四复位触发器424在输入端接收所述第三专用“或”门429的输出、在时钟端接收系统时钟(ck)、在复位端接收复位信号(RB)、并由输出端产生一输出信号。所述第三专用“或”门429接收所述第二“与”门426的输出和所述第四复位触发器424的输出的反相信号。
此外，所述第一复位触发器421的输出的所述反相信号再次反相以产生第一输出信号(Q0)。并且所述第二复位触发器422的输出的所述反相信号再次反相以产生第二输出信号(Q1)。并且所述第三复位触发器423的输出的所述反相信号再次反相以产生第三输出信号(Q2)。接着所述第四复位触发器424的输出的所述反相信号再次反相以产生第四输出信号(Q3)。
所述第三比较装置331，具有第一比较端(A<3：0>)，用于接收所述第二计数装置32的4比特计数信号，(N21<3：0>)；具有第二比较端(B<3：0>)，用于设置第四比特(B<3>)、第三比特(B<2>)、第一比特(B<0>)与电源电压Vdd连接，以及设置所述第二比特(B<1>)与地Vss连接，第三比较装置331比较所述第一比较端的数字值与所述第二比较端的设置值，如果两个值相同，则通过输出端(EQ)产生一个高逻辑值，反之则产生一个低逻辑值。或者所述第三比较装置331接收所述第二计数装置32的输出，和指示所述垂直同步信号顶端的4比特输入数据，并比较它们，来产生一高逻辑值或低逻辑值。
此外，所述的复位装置34包括：具有输入端、时钟端、复位端、和输出端的复位触发器341，以及具有两个输入端的“与”门343。所述的复位触发器341在输入端接收所述的第三比较装置33的所述输出、在时钟端接收系统时钟(ck)、在复位端接收复位信号(RB)、并由输出端产生一输出信号。所述的“与”门343接收所述复位触发器341的输出的反相信号和所述复位信号(RB)。或者，所述复位装置34接收所述第三比较装置331的输出，并复位所述垂直同步信号的输出装置。
因此，产生垂直同步信号的设备根据本发明的优选实施例操作如下。
所述计数装置12接收所述复位信号(RB)、系统时钟(ck)、所述反馈信号(INHB)、所述第一输入信号(FSS)，产生所述9比特计数信号(N<8：0>)。如果所述复位信号(RB)为低逻辑值，则所述9比特计数信号(N<8：0>)的全部输出位设定为高逻辑值来对系统初始化。如果所述第一输入信号(FSS)为低逻辑值，则所述计数装置12开始沿反向计数，而如果所述第一输入信号(FSS)为高逻辑值，所述计数装置12沿正向计数。
所述反馈信号(INHB)防止所述的计数装置12的计数值在上限值511和下限值0之间循环(rotating)。
如果所述的反馈信号(INHB)为低逻辑值，所述计数装置12的输出不变。此外，当所述的9比特计数信号(N<8：0>)到达所述上限值或所述下限值时，所述反馈信号为低逻辑值。并且如果所述计数装置12已沿正向计数，在此之后它仅能沿反向计数，而如果计数装置12已沿反向计数，在此之后它仅能沿正向计数。
所述第一比较装置13接收所述9比特计数信号(N<8：0>)，并且如果所述9比特计数信号(N<8：0>)的数字值为511，就产生一高逻辑值，否则产生一低逻辑值。
所述第二比较装置14接收所述9比特计数信号(N<8：>)，并且如果所述9比特计数信号(N<8：>)的数字值为0，就产生一高逻辑值，否则产生一低逻辑值。
如图1所示，如果因为所述9比特计数信号(N<8：0>)的数字值为511，第一节点(X1)(即所述第一比较装置13的输出)为高逻辑值，则所述第一“或”门112则产生一高逻辑值。而如果所述第一输入信号(FSS)为高逻辑值，则所述第二“或”门113产生一低逻辑值。在这些情况中，“与非”门114产生所述反馈信号(INHB)的低逻辑值输入到所述计数装置12。
如果因为9比特计数信号(N<8：0>)的数字值为0，第二节点(X2)(即所述的第二比较装置14的输出)为高逻辑值，则所述第二“或”门113产生一高逻辑值。而如果所述第一输入信号(FSS)为低逻辑值，则所述第一“或”门112产生一低逻辑值。在这些情况中，所述“或非”门114产生所述反馈信号(INHB)的低逻辑值输入到所述第一计数装置12。
所述控制装置15根据所述9比特计数信号(N<8：0>)的所述MSB(N<8>：或LVL)产生所述垂直同步信号(VS)、或所述第一复位触发器313的输出信号。
如图3所示，因为所述第9位(LVL)为所述9比特计数信号(N<8：0>)的MSB，它产生了不需要的低频信号干扰，通过能防止低频信号干扰产生错误的第一触发器312对其进行修正。然后经所述修正的信号用作所述第一复位触发器313的时钟。所述4比特递增计数器322的输出根据所述复位信号(RB)初始化为低逻辑值，并且所述第一复位触发器313根据9比特计数信号(N<8：0>)的所述第9位(LVL)产生一高逻辑值。当垂直同步信号(VS)为高逻辑值时所述4比特递增计数器322开始沿正向计数。
所述第二输入信号(FH2)用作所述4比特递增计数器322的时钟，并且它是一个每一水平行两个脉冲的周期信号。它是要求4比特递增计数器322的两个输出信号的一个水平视频行的计时宽度。
所述第三比较装置331比较所述第一比较端(A<3：0>)的数字值与第二比较端(B<3：0>)的数字值，如果二者相同，该装置就产生一高逻辑值。因为所述第三比较装置331的所述第二比较端(B<3：0>)硬编码(hard-coding)为第四位(B<3>)、第三位(B<2>)、与电源电压(Vdd)连接的第一位(B<0>)、与地(Vss)连接的所述第二位(B<1>)，所以其数字值为13(11012)。
当所述4比特递增计数器322的输出为13时，或者在所述垂直同步信号(VS)为高逻辑值后通过6.5个水平视频行时，所述第三比较装置331产生一低逻辑值。所述低逻辑值传送到复位装置34后，所述第一复位触发器313的复位端接收一低逻辑值。并且当第一复位触发器313的所述输出再次为低逻辑值时，就确实完成了垂直同步信号(VS)。
此外，如果本发明的最终输出的所述垂直同步信号的脉冲宽度改变时，如图3所示，第二比较端(B<3：0>)的所述硬编码数字值13必须改变并传送到所述第三比较装置331。
如图1所示，根据本发明实施例的输入信号为所述第一输入信号(FSS)、所述第二输入信号(FH2)、所述系统时钟(ck)、和所述复位信号(RB)，而一个输出信号为垂直同步信号(VS)。
这里，根据视频信号的32数字化电平，如果数字化电平高于32，所述第一输入信号(FSS)为高逻辑值，而如果数字化电平小于32，则为低逻辑值。所述第二输入信号(FH2)为每一水平视频行两个脉冲的信号，并且当所述复位信号为低逻辑值时，它对部分系统初始化。
因为所述的系统时钟(ck)为系统的主时钟，如果该系统每个水平视频行需要858个像素，则它就需要1716个采样时钟。并且因为水平视频行的宽度大约为63.555μS，所以系统时钟最大频率为27MHZ。
在具有用于接收所述第一输入信号(FSS)的输入端的所述计数装置12通过所述复位信号(RB)进行初始化之后，如果只有所述的第一输入信号(FSS)为低逻辑值，则该装置开始沿反向计数。并且如果只有所述输入信号(FSS)为高逻辑值，则该装置开始沿正向计数。
因为所述第一比较装置13在通过所述复位信号(RB)进行初始化时其一个输出值按照数字值511来说为高逻辑值，所以所述的计数装置12的所述反馈信号(INHB)根据所述的第一比较装置13成为低逻辑值。这里，尽管所述的第一输入信号(FSS)为高逻辑值，也不增加计数值。
如果所述计数装置12接收其中所述第一输入信号(FSS)为低逻辑值的区域的信号，则所述9比特计数信号(N<8：0>)的计数值从511开始减小。然后如果所述计数装置12再次接收其中所述第一输入信号(FSS)为高逻辑值的区域的信号，则该装置从当前计数值开始到511正向计数，并且如果所述计数值到了511，则通过所述第一比较装置13停止计数。
随着其中所述第一输入信号(FSS)为低逻辑值的所述区域的信号减小，它会到达所述下限值。在这种情况下，所述反馈信号(INHB)成为低逻辑值，并通过所述第二比较装置14停止计数。
如果所述计数装置在接收所述复位信号(RB)之后沿反向从511到低逻辑值256计数，则9比特计数信号(N<8：0>)的所述MSB(N<8>)从高逻辑值变为低逻辑值，并显示其中根据所述的控制装置15所述的垂直同步信号(VS)为高逻辑值的最后输出的区域。这确实是视频信号的垂直同步信号。这里，其中所述的第一输入信号(FSS)在视频信号中为低逻辑值的所述区域在垂直同步区域较在水平同步区域显然要宽。
并且，在水平同步信号的区域中，所述第一输入信号(FSS)的低区域根据视频信号的格式小于最大值5μS，并且所述第一输入信号(FSS)的低区域的所述垂直同步信号的区域较所述水平同步信号的区域要宽。
因此，因为9比特计数信号(N<8：0>)的所述MSB(N<8>)通过所述复位信号(RB)根据数字值511进行初始化为高逻辑值，所以它必须沿反向计数256个系统时钟以便所述MSB(N<8>)从高逻辑值变为低逻辑值。因为27MHz系统时钟(ck)为每周期37ns，所述计数装置12沿反向计数以便所述的第一输入信号(FSS)的低区域持续长度为9.472μS(＝256*37ns)，并且保证视频信号处于所述垂直同步信号的区域内，或者根据垂直同步信号将所述的第一输入信号(FSS)的大约10μS的低区域认为是启动，当所述的启动开始时，它通过最后输出端在视频信号中产生垂直同步信号(VS)的高逻辑值。因此，它仅在垂直同步区域内产生所述垂直同步信号(VS)的高逻辑值。
如图5所示，它表示当视频信号的数字电平大于32时所述第一输入信号(FSS)为高逻辑值，而当视频信号的数字电平小于32时所述的第一输入信号(FSS)为低逻辑值。此外它还表示所述的第二输入信号(FH2)每个水平视频行需要两个信号。
如图6所示，标记(1)表示所述第一输入信号(FSS)的所述低区域通过所述计数装置12被计数，并且垂直同步信号(VS)开始确认一个宽的范围以便沿反向连续计数256个系统时钟。而标记(2)表示根据所述控制装置15的所述第二计数装置322以所述将为高逻辑值的垂直同步信号(VS)为基础的启动。当所述的第二输入信号(FH2)变为13时，所述的垂直同步信号(VS)为高逻辑值，并且当然也就完成了垂直同步信号。
总之，本发明的效果可以概述为通过提供由数字方法产生根据用户要求的视频信号的垂直同步信号的设备，能易于校正垂直同步信号，并且不仅能通过增加数字电路提高处理中的稳定性，而且能以较模拟电路低的电流消耗进行工作。
可以认为在不离开本发明的范围和精神的情况下，本领域的技术人员显然并且很容易地能作出各种其他的实施例。因此，不能认为附属的权利要求书的范围限于本文前面的描述，而是权利要求书构成为包含属于本发明的专利新颖性的全部特点，还包括通过与本发明相关的技术领域中的技术人员作出的被认为是本发明的等效设备的全部特点。