输入电路 本发明涉及一种可以通过总线进行高速数据传递的接口电路。
一般地说是通过总线在处理器和主存储器之间进行数据传递。主存储器由几个印刷板模块构成。一般在每个模块上提供有8至9个动态RAM(以后称为DRAM)，选择一个模块用来从处理器中读写数据。
如果在模块上提供的DRAM具有4位输入输出，则可以同时读写32位(4位输入输出×8)或36位(4位输入输出×9)数据。
图11是表示在构成总线的多个传输线附近处理器和模块的连接的电路图。第0，第一，…，第n个模块的输入输出电路I/O-0，I/O-1，…，I/O-n分别通过节点ND-0，ND-1，…，ND-n与总线相连。节点ND-0，ND-1，…，ND-n按这一顺序提供。相邻的节点通过具有特征阻抗Z0和延迟时间Tm的传输线G0到G(n-1)连接。例如，特征阻抗Z0具有50Ω的值。
第i个模块(i＝0，1，…，n)通过具有特征阻抗ZP和延迟时间Ts的传输线Fi连到节点ND-i。例如，特征阻抗ZP具有等于特征阻抗Z0的值。
处理器的输入输出电路I/O-P通过具有特征阻抗Z0的传输线GO连到节点ND-0。为了使阻抗匹配，总线两端由具有50Ω的端接电阻R0终止。对端接电阻R0给予终点电位Vtt。通常，终点电位Vtt被设定为供电电压VDD一半的值。
图12是按照现有技术输入输出电路的结构电路图。输出电路DV和输入电路RV连到输入输出线W。当输出启动信号OE具有高电平时，输出电路DV输出数据DOUT。当输出启动信号OE为低电平时，输出端呈高阻状态。输入电路RV通过反相器形成送到输入输出线W的信号波形，然后，把输入信号DIN送到处理器或作为内部电路的DRAM。
在具有上述结构的总线上，节点ND-i不能实现特征阻抗匹配。
假定从处理器输出数据并由DRAM接收。从处理器输出的数据被输入输出电路I/O-P驱动，并在具有特征阻抗Z0的传输线GO上被传输到达节点ND-O。数据向具有特征阻抗Z0的传输线G1和具有特征阻抗ZP的传输线F0分支。由传输线G1和F0产生的特征阻抗的值不同于在到达节点ND-0之前传输数据地传输线GO的特征阻抗的值Z0。
图13概念性地表示从处理器输出的数据在节点ND-0上被传输的状态。为了简单，假定ZP等于Z0。即使ZP不等于Z0，也会出现同样的问题。
假定在总线上的电压处处为0的状态为初始状态。从处理器输出的并在传输线上向节点ND-0传输的数据的电压用VP表示。节点ND-0的传输系数和反射系数分别以τ和γ表示。对于第0个模块从节点ND-0向输入输出电路I/D-0在传输线F0上传输的信号Vs以及在传输线G1上向节点ND-1传输的信号Vm，在从节点ND-0传输之后立即具有电压τVP。
设定当首先到达节点ND-0时的时间为时间t的基准。输入输出电路I/O-0的信号具有电压V。信号Vs在为在传输线F0上传输所需的延迟时间Ts之后到达输入输出电路I/O-0。因而，在时间Ts之前，电压V的值为0。在时间Ts，V等于τVp。
在时间(2Tm＋Ts)，信号Vm被节点ND-1反射，并在传输线G1上往返。然后，信号Vm在传输线F0上通过节点ND-0传输，以便到达输入输出电路I/O-0。因而，V等于(τVp＋τ2γVp)。
在输入输出电路I/O-0作为输入的情况下，它呈现高阻状态。因而，到达输入输出电路I/O-0的信号Vs以反射系数1被完全反射，并在传输线F0上向节点ND-0传输，然后在节点ND-0上以反射系数r反射并然后向输入输出电路I/O-0传输。这-信号到达输入输出电路I/O-0的所需的时间是3Ts。例如，如果每个传输线的延迟时间被设定为Tm＝100ps和Ts＝150Ps左右，则形成Ts＞Tm。因而时间3Ts比时间(2Tm＋Ts)较晚，并且形成(V＝τVp＋τ2γVp＋γτVp)。
在时间(4Tm＋Ts)，具有由信号获得的电压值为τ4γVp的电压的信号在传输线G1和G2上在节点ND-D，ND-1和ND-2当中往返，然后在传输线FO上传输，以及具有由信号获得的电压值为τ4γ3Vp电压的信号在传输线G1上往返两次，然后在传输线F0上传输到达输入输出电路I/O-0。然而，时间(4Tm＋Ts)比时间3Ts滞后，因为Ts＜2Tm。
得到下列等式：
τ＝2(Z0/2)/(Z0/2＋Z0)＝2/3以及
γ＝(Z0/2-Z0)/(Z0/2＋Z0)＝-1/3
其中负号表示电压的符号被反向。
因而，电压V的变化表示如下：
i) 0≤t＜Ts：V＝0
ii) Ts≤t＜2Tm＋Ts：V＝(2/3)Vp
iii)2Tm＋Ts≤t＜3Ts：V＝(14/27)Vp
iV) 3Ts≤t＜4Tm＋Ts：V＝(8/27)Vp
V) t＝4Tm＋Ts：V＝(52/243)Vp
已经证明，电压V在时间Ts上升，然后逐渐减少，这是因为r为负所致。其理由在于，在每个节点上被反射和传输并到达输入输出电路I/O-0的信号具有减少电压V的功能。
显然，使电压V增加的信号也到达输入输出电路I/O-0。例如，当已经在传输线F0上传输以便到达输入输出电路I/O-0的信号再在传输线F0上前进并再次返回到达输入输出电路I/O-0时，电压V被增加γ2τVp。然而，获得电压γ2τVp所用时间为5Ts。如果Ts大于上述的Tm，则直到时间(4Tm＋Ts)电压V不受电压γ2τVp的影响。
这样，给予输入输出电路I/O-0的电压被改变了。然后这一改变在一个相当短的时间间隔被干扰。因而，随着信号频率的增加在DRAM输入端难于完全保持高的或低的电平。因而，总线的最大操作频率不由输出电路的电流驱动力决定而由传输线的物理形状和特性决定。此外，在数据从DRAM输出并被处理器接收的情况下，也出现同样的问题。
本发明的第一个方面在于提供一种输入电路，其中在第一和第二范围内存在的电位分别相应于第一和第二二进制逻辑，包括(a)输入线，在其上传送输入电位，(b)第一驱动装置，用来当第一驱动控制信号被启动时，在第二范围内强制输出输入电位，以及(c)第一驱动控制装置，用来在输入电位从第一范围传送到第二范围的第一传输之后的一段恒定的时间内启动第一驱动控制信号。
本发明的第二个方面在于提供一种按照本发明第一方面的输入电路，其中输入电位还进行从第二范围到第一范围的第二传输，所述第一驱动控制装置包括(c-1)延迟元件，它包括和输入线相连的输入端和用来输出延迟输入信号的输出端，所述延迟输入信号在第一第二传输之后分别进行被延迟一段恒定时间的第三和第四传输，(c-2)第一开关，包括和输入线相连的第一端以及用来输出第一控制信号的第二端，所述第一和第二端相应于由第三传输获得的延迟输入信号的值是非导通的，而相应于由第四传输获得的延迟输入信号的值是导通的，以及(c-3)第二开关，包括第一端，对其给予等于被启动的第一驱动控制信号的电位，和第二端，用来输出第一驱动控制信号，如果第一控制信号处在第一范围内，则第一和第二端是非导通的，如果第一控制信号处在第二范围内，则第一和第二端是导通的。
本发明的第三个方面在于提供一种按照本发明第二方面的输入电路，其中第一驱动控制装置还包括(c-4)第三开关，它包括第一端，对其给予处于第一范围内的电位，以及第二端，它和第一开关的第二端相连，用来输出第一控制信号，第一和第二端对于第一开关互补地呈导通/非导通。
本发明的第四方面在于根据一种按照本发明第三方面的输入电路，其中第一驱动控制装置还包括(c-5)第一电阻元件，它包括第一端，对其给予等于被去启动的驱动控制信号的电位，和与第二开关的第二端相连的第二端。
本发明的第五方面在于提供一种按照本发明的第四方面的输入电路，其中第一电阻元件包括(c-5-1)第四开关，它包括分别和第一电阻元件的第一第二端相连的第一第二端，如果延迟输入信号处在第二范围内，则第一和第二端是导通的，和(c-5-2)与第四开关并联的具有规定的电位的电阻。
本发明的第六方面在于提供一种按照本发明第五方面的输入电路，其中具有规定的电位的电阻由MOS构成，它包括分别与第一电阻元件的第一第二端相连的第一第二端，如果输入电位处在第一第二范围内，则第一第二端分别为导通/非导通的。
本发明的第七方面在于提供一种按照本发明第四方面的输入电路，其中第一驱动装置包括(b-1)驱动MOS晶体管，它包括源极，对其给予处于第二范围内的离第一范围最远的第一电位，和输入线相连的漏极，以及控制极，驱动MOS晶体管的控制极和第一电阻元件的第二端相连，第一驱动控制信号分别在第一第二范围内被启动和去启动，并且第一驱动控制装置还包括(c-6)电压支持元件，它包括第一端，对其给予第一电位，以及和第一电阻元件的第一端相连的第二端，电压支持元件在第一和第二端之间支持驱动MOS晶体管的门限电压。
本发明的第八方面在于提供一种按照本发明第七方面的输入电路，其中第一驱动控制装置还包括(c-4)位于输入线和延迟元件的输入端之间的差分输入放大器，它的第一输入端、第二输入端和输出端分别和输入线、参考电位点以及延迟元件的输入端相连。
本发明的第九方面在于提供一种按照本发明第八方面的输入电路，其中差动输入放大器的第二输入端通过电位控制电阻和参考电位点相连，并且其中从差动输入放大器的输出端信号输出的转变被延迟并被传送到差动输入放大器的第二输入端。
本发明的第十方面在于提供一种按照本发明第一方面的输入电路，还包括(d)位于输入线和第一驱动装置之间的驱动抑制电阻。
本发明的第十一方面在于提供一种按照本发明第一方面的输入电路，还包括(d)第二驱动装置。用来当第二驱动控制信号被启动时，强制在第一范围输出输入电位，以及(e)第二驱动控制装置，用来在输入电位从第二范围转变到第一范围的第二转变之后，启动第二驱动控制信号一个恒定的时间。
本发明的第十二方面在于提供一种按照本发明的第十一方面的输入电路，还包括(f)第一逻辑电路，它包括第一输入端，对其输入一对互补输出信号中的一个，以及第二输入端，对其输入第一驱动控制信号，并且输出输入给第一第二输入端的数据的OR到第一驱动装置，以及(g)第二逻辑电路，它包括第一输入端，对其输入所述一对互补输出信号的另一个，以及第二输入端，对其输入第二驱动控制信号，并向第二驱动装置输出输入给第一和第二输入端的数据的OR。
本发明的第十三方面在于提供一种按照本发明第二方面的输入电路，其中第一驱动控制装置还包括(c-4)和延迟元件串联用来接收开关信号的逻辑电路，所述逻辑电路当开关信号具有预定的逻辑时使第一开关呈非导通状态并把第一控制信号固定为第二逻辑。
本发明的第十四方面在于提供一种按照本发明第十一方面的输入电路，其中延迟元件包括几个串联的反相器，第二驱动控制装置还包括(c-4)和几个串联连接的反相器串联的逻辑电路，用来接收开关信号，所述逻辑电路当开关信号具有预定的逻辑时使第一开关呈非导通状态并固定第二控制信号为第一逻辑。
按照本发明的第一方面，在输入线上可能发生干扰以至于使输入电位在从第一范围转变为第二范围之后又接近第一范围。第一驱动装置则反对干扰强制输出在第二范围的输入电位。因而，进行前馈操作，使得可以抑制干扰的影响。此外，强制驱动仅被保持一个恒定的时间，从而不妨碍除干扰之外的输入电位的本来的转变。
按照本发明的第二方面，用于控制第二开关的操作的第一控制信号通过延迟元件和第一开关仅在一恒定期间内被启动。这一恒定期间就是延迟元件的延迟时间，在这期间内驱动控制信号被启动。
按照本发明的第三方面，在输入电位完成第一转变之后当经过一段恒定时间时延迟输入信号实现第三转变。因而，第一开关被断开并且第三开关强制在第一范围输出第一控制信号，从而使第二开关断开，借以终止第一驱动控制信号的启动状态。
按照本发明的第四方面，当第二开关呈非导通状态时，第一电阻元件可以去启动(deactive)第一驱动控制信号。因而，不由第一驱动装置进行前馈操作。
按照本发明的第五方面，在输入电位实现第一转变之后，当经过一段恒定时间时，第四开关呈导通状态。因而，第一驱动控制信号被快速去启动。然而，输入电位进行第二转变。此后，即使在经过一段恒定时间之后第四开关呈非导通状态时，只要第二开关呈非导通状态，电位确定的电阻就把第一驱动控制信号保持在去启动状态。
按照本发明为第六方面，输入电路由MOS晶体管构成而不用电阻构成，使得所需的区域可被减小。MOS晶体管作为电位确定的电阻当输入电位在第一范围内时可以去启动第一驱动控制信号。如果输入电位在第一转变之后被保持在第二范围内，MOS晶体管就不能去启动第一驱动控制信号。然而，第一驱动控制信号在第一转变之后经过一段恒定时间时，可由第四开关进行去启动。
按照本发明的第七方面，电压支撑元件可以把第一驱动控制信号设定为驱动MOS晶体管的门限电压。因而，驱动MOS晶体管的操作可以快速地进行，从而可以减小前馈操作所需的时间。
按照本发明的第八方面，差动输入放大器可对延迟元件的输入端给予相应于全振幅的电位，从而使得即使输入电位不是全振幅时，即输入电位的转变宽度小于第一和第二电位之差，第一电位是在第二范围内离第一范围最远的而第二电位是在第一范围内离第二范围最远的电位时，延迟输入信号的转移可以快速地实现。
按照本发明的第九方面，发生在电位抑制电阻上的电压降根据参考电位改变给予的差动输入放大器的第一输入端的电位。因而，可以快速地判断输入线的转变。
按照本发明的第十方面，输入电位可以被如此移动，以致离开第一范围，这是由于对于具有由第一驱动装置在第二范围内强制输入的输入电位的输入线反射波的迭加所致。驱动抑制电阻明显地抑制输入电位的第一驱动装置的强制驱动能力。因而可以抑制输入电位的不必要的偏离。
按照本发明的第十一方面，正馈操作也可以在执行第二转变和第一转变的输入电位上进行。
按照本发明的第十二方面，输入线可以通过使用第一第二驱动装置根据输出信号对被驱动，并且输入电路也可以作为输出电路所需的部分。因而，所需的区域可以被减小。
按照本发明的第十三和第十四方面，延迟元件的输入端的逻辑通过开关信号被固定，从而使得当不需要前馈操作时停止第一驱动装置的操作，因而可以减少功率消耗。
为了解决上述问题，本发明的目的是增加总线的最大操作频率。
本发明的这些和其它的目的、特点、方面和优点从下面结合附图的详细说明会更加清楚。
图1是表示按照本发明第一实施例的结构的电路图；
图2是表示按照本发明第一实施例的操作的图；
图3是表示按照本发明的第二实施例的结构的电路图；
图4是表示按照本发明的第三实施例的结构的电路图；
图5是表示按照本发明的第四实施例的结构的电路图；
图6是表示按照本发明的第五实施例的结构的电路图；
图7是表示按照本发明的第五实施例的操作的图；
图8是表示按照本发明第六实施例的结构的电路图；
图9是表示按照本发明第七实施例的结构的电路图；
图10是表示按照本发明第八实施例的结构的电路图；
图11是表示处理器和模块连接的电路图；
图12是表示按照背景技术的输入输出电路结构的电路图；以及
图13是表示数据被传递的状态的示意图。
本发明使作为输入输出电路的一部分的输入电路具有波形形成功能，从而减轻在每个输入端的波形畸变，并且提高操作频率的上边界，操作频率可以保持足够高或低的值。
第一实施例
图1是表示按照本发明第一实施例的输入输出电路101的结构的电路图。输出电路DV和输入电路RV1被连到输入输出线W上。
输出允许信号OE和输出数据DOUT被送到输出电路DV。输出允许信号OE被送到2输入NAND电路M1的一个输入端，并被反相器电路M2反相，被送到2输入NOR电路M3的一个输入端。输出数据DOUT同时被送到NAND电路M1的另一输入端和NOR电路M3的另一输入端。
NAND电路M1的输出端连接到PMOS晶体管Q1的控制极。NOR电路M3的输出端连接到NMOS晶体管Q2的控制级。晶体管Q1和Q2的漏极被一起接到输入输出线W。地电位GND和电位VDD被分别给予晶体管Q2和Q1的源极。VDD大于GND。
当输出允许信号OE具有高电平时，对输出数据DOUT的逻辑反被加到晶体管Q1和Q2的控制极。因而，晶体管Q1和Q2对加到其控制极的逻辑取反，并把和输出数据DOUT相同的逻辑送到输入输出线W。当输出允许信号OE具有低电平时，晶体管Q1和Q2截止，从而使输入输出线W呈现高阻状态。
输入电路RV1具有如下的结构。输入电路RV1包括具有连接到输入输出线W上的输入端的反相器电路1NV1，以及把输入信号DIN送到内部电路的输出端。延迟信号并进行逻辑反向的延迟元件DL的输入端被连到反相器电路INV1的输出端。例如，延迟元件DL由三极反相器电路构成。
反相器电路INV2具有连接到延迟元件DL的输出端的输入端，以及连接到PMOS晶体管PO和NMOS晶体管N1的控制极的输出端。电位VDD和GND被分别加到PMOS晶体管P0和NMOS晶体管N1的源极。
NMOS晶体管NO的漏极被连到PMOS晶体管P0的漏极。电位GND被加到NMOS晶体管NO的源极。PMOS晶体管P1的漏极被连到NMOS晶体管N1的漏极。电位VDD被加到PMOS晶体管P1的源极。
NMOS晶体管ND的漏极连接到NMOS晶体管NO的控制极。电位GND被加到NMOS晶体管ND的源极。PMOS晶体管PD的漏极被连到PMOS晶体管P1的控制极。电位VDD被加到PMOS晶体管PD的源极。延迟元件DL的输出端被共同连到PMOS晶体管PD和NMOS晶体管ND的控制极。
传输门TGP和TGN的输入端被共同连到输入输出线W。传输门TGP和TGN由NMOS晶体管和PMOS晶体管并联而成。反相器电路1NV2的输出端波共同连到形成传输门TGP的NMOS晶体管的控制极和形成传输门TGN的PMOS晶体管的控制极。延迟元件DL的输出端被共同连到形成传输门TGP的PMOS晶体管的控制极和形成传输门TGN的NMOS晶体管的控制极。
PMOS和NMOS晶体管PM和NM的漏极被共同连到输入输出线W。电位VDD和GND被分别加到PMOS和NMOS晶体管PM和NM的源极。
PMOS晶体管PM的控制极被共同连到晶体管PO和NO的漏极。NMOS晶体管NM的控制极被共同连到晶体管P1和N1的漏极。
电阻R0具有用来接收电位VDD的第一端和连接到PMOS晶体管PM的控制极的第二端。电阻R1具有用来接收电位GND的第一端和连接到NMOS晶体管NM的控制极的第二端。
一般地说，输入电路RV1通过反相器1NV1形成送到输入输出线W的信号波形，并把输入信号传送到内部电路。在这种情况下，前馈操作通过晶体管PM和NM在输入输出线W的电位上进行。
图2表示输入输出线W的电位的变化。实现表示输入电路RV1的操作，虚线表示按照背景技术的操作以便比较。输入电路RV1的操作将在以下参照图2说明。为简化起见，假定电位GND在初始状态下被加到输入输出线W。电位VDD和GND分别作为高低电平逻辑。
从延迟元件DL输出的信号DLYO具有低电平，从反相器电路INV2输出的信号DLY1具有高电平。因而，传输门TGN OFF而PMOS晶体管PD ON，从而使PMOS晶体管P1的检制极电位大约为VDD，并且PMOS晶体管P1变为OFF。因为NMOS晶体管N1为ON，NMOS晶体管NM的控制极电位NDR大约为GND，并且NMOS晶体管OFF。
发射门TGP为ON并且NMOS晶体管ND为OFF。低电平被加到NMOS晶体管NO的控制极上。因而，NMOS晶体管NO变为OFF。此外，PMOS晶体管PO也为OFF，从而使PMOS晶体管PM的控制极电位PDR通过电阻RO被固定在电位VDD上。因而，PMOS晶体管PM也为OFF。
因为如上所述晶体管PM和NM为OFF，所以输入输出线W被固定在具有在初始状态保持的低电平电位的高阻状态。
假定处理器的输入输出电路I/O-p对在初始状态的总线发出信号Vp。如果信号Vp的电压为VDD并且电位GNO为0，则这电压和电位可被一起使用。
在输入输出电路101被第0个模块的输入输出电路I/O-O采用的情况下，(2/3)Vp＝(2/3)VDD的电位如上按背景技术所述在时间Ts被加到输入输出线W。
信号DLY0和DLY1分别具有低电平和高电平，直到再经过延迟元件DL的延迟时间TD。因而，传输门TGN、PMOS晶体管PD、NMOS晶体管N1和NMOS晶体管NM分别以和在初始状态下相同的方式处于OFF、ON、ON和OFF。
因为传输门TGP为ON并且晶体管ND和PO为OFF，所以电位(2/3)VDD被加到NMOS晶体管NO的控制极。
采用门信号宽度为0.5μm的NMOS和PMOS晶体管的门限电压Vthn和Vthp的绝对值被设定为0.6至0.8V。因而，即使电位VDD被设定为3V，大约2V的电位也被加到NMOS晶体管NO的控制极上，从而使NMOS晶体管NO变为ON。PMOS晶体管PM的控制极电位PDR被快速地变为0。
因而，PMOS晶体管PM为ON，输入输出线W的电位被增加到VDD，从而帮助输入信号的改变。在这种情况下，为了抑制流过电阻RO的电流，需要电阻RO具有较大的值。
当延迟时间TD经过时，延迟信号DLY0和DLY1分别具有高低电平。因而，传输门TGP变为OFF，NMOS晶体管ND变为ON，从而使晶体管NO变为OFF。因为PMOS晶体管PO为ON，PMOS晶体管PM的控制极电位PDR快速地被增加到电位VDD，并且PMOS晶体管PM变为OFF。
当PMOS晶体管PD为OFF以及传输门TGN为ON时，PMOS晶体管P1为OFF，因为输入输出线W具有高电平。此外，NMOS晶体管N1也为OFF。然而，电位GND由电阻R1仍然被加到NMOS晶体管NM1的控制极电位NDR上。因而，NMOS晶体管NM为OFF。
因而，在延迟时间TD通过之后，晶体管PM和NM变为OFF，并且输入输出线W变为类似于初始状态的高阻状态。
在接收机中的前馈电路响应输入输出线上具有延迟时间TL的电压的变化。延迟时间包括传输门TGP和晶体管NO以及PM的传播延迟。更具体地说，输入输出线W的电位在时间(TS＋TL)开始上升。
如果延迟时间TL为TL1(＝250ps)，则时间(TS＋TL)为400ps，并且比时间(2Tm＋Ts＝350ps)落后。因而，输入输出线W的电位在前馈操作在输入输出线W上完成之前被减少到大约为((14/27)×3＝1.6V)。
然而，如上所述，NMOS晶体管NO的门限电压Vthn的绝对值被设置为0.6至0.8V，从而使上述操作不受影响。在图2中，这种情况如实线所示。
显然，即使延迟时间TL更大，上述操作也不受影响。如果延迟时间TL为TL2(＝350ps)，则时间(Ts＋TL)为500ps并且比时间3Ts(＝450ps)落后。因而，输入输出线W的电位在输入输出线W上进行前馈操作之前被减少到大约((8/27×3＝0.89V)同样在这种情况下，NMOS晶体管NO变为ON并且在输入输出线W上进行前馈操作。在图2中，在这种情况下进行的操作如虚线所示。
反相器电路INV1的门限通常被设置为VTH，它等于(VDD-GND)/2(＝1.5V)。因而，输入输出线W的电位在时间3Ts和(Ts＋TL)之间的很短的时间间隔内小于反相电路INV1的门限。因此，要求延迟时间TL小于时间2Ts，即300ps或更小。
要求延迟元件DL的延迟时间TD大于传输门TGP以及晶体管NO和PM的延迟时间之和TL。如果不这样，则只要NMOS晶体管NO为ON，NMOS晶体管ND就为ON，并NMOS晶体管NO再次变为OFF。因此，PMOS晶体管PM在一个短的时间内保持为ON，或不变为ON，从而使得前馈操作不能在输入输出线W上完全进行。
与此相反，不希望延迟时间TD太大。其理由是，这可能使输入输出线W的新的转变受到妨碍，因而可能减少操作频率的上限。如果如图1所示提供有n个模块，则到达离处理器最远的一个模块需时间Tq(＝8Tm＋Ts)，其中传输线GO的延迟时间用Tm表示。把前馈操作对最远的模块的影响传递到处理器零时间Tq。因而，前馈操作对于处理器同一模块的影响所延续的时间为(2Tq＋TL＋TD)。
在Tm＝100ns，Ts＝150ns和TL＝300ps的情况下，则有2Tq＋TL＋TD＝{2(8×100＋150)＋300}ps＋TD
如果通过总线传递的信号频率为250MHz，则要求信号具有4ns的周期，则上述的延续时间小于4ns。更具体地说，要求4000ps＞2200ps＋TD，即TD＜1800ps。
在输入电路101中，PMOS晶体管PO，NMOS晶体管NO，PMOS晶体管PM和NMOS晶体管ND分别相当于NMOS晶体管N1，PMOS晶体管P1，NMOS晶体管NM和PMOS晶体管PD。传输门TGP的操作和传输门TGN的操作是对称的。加到电阻R0和R1两端上的电位彼此对称。因此，显然在输入输出线W的电平由“高”变“低”时也可以进行和上述相同的操作。
即使不提供晶体管P0和N1而提供电阻R0和R1，电位PDR和NDR也可以增加或增少。然而，需要使晶体管PM和NM快速地变为OFF，以便不妨碍输入输出线W的新的转变。因此，希望提供晶体管P0和N1。
显然，延迟元件DL可用反相器电路之外的其它元件实现。当使用反相器电路时，其级数只应是奇数。延迟元件DL的结构可根据使用的制造工艺和总线的操作频率改变。
以上已经说明了输出电路DV和输入电路RV1被连到同一输入输出线W上的结构。输入电路RV1的前馈功能由其本身实现。
按照本发明的上述实施例，其操作使得增加输入电位来抵消减小输入电位的反射波。因而，可以控制电位波形的畸变。因此，和背景技术相比，可以增加保持高低电平的操作频率的上限。
虽然输入输出线W的电位通过前馈操作已达到相应于全振幅的电位，但希望由处理器的输入输出电路I/O-P给予的输入输出线W的电位在经过延迟时间TD之后(达到稳态)满足预定的条件。更具体地说，希望高电平具有电位(VDD-|Vthp|)或更高而低电平具有电位(GND＋Vthn)或更低。如果送到输入输出线W的信号的高电平小于(VDD-|Vthp|)，则PMOS晶体管P1就不一定变为ON，如果送到输入输出线W的信号的低电平大于(GND＋Vthn)，则NMOS晶体管NO就不一定变为ON，这种情况是应当避免的。
第二实施例
图3是按照本发明第二实施例的输入输出电路102的电路图。在第一实施例中描述的输入输出电路101的输入电路RV1用输入电路RV2取代。输入电路RV1的电阻R0和R1用输入电路RV2的PMOS晶体管P2和NMOS晶体管N2取代。
电位VDD和GND被分别加到PMOS晶体管P2和NMOS晶体管N2的源极。PMOS晶体管P2和NMOS晶体管N2的控制极共同连接到输入输出线W。PMOS晶体管P2的漏极被同时连到NMOS晶体管NO和PMOS晶体管P0的漏极。NMOS晶体管N2的漏极被同时连到PMOS晶体管P1和NMOS晶体管N1的漏极。
PMOS晶体管P2的门限的绝对值大致为0.6至0.8V。因此，PMOS晶体管P2即使在输入输出线W的电位在时间Ts被增加到(2/3)Vp(例如2V)以及在输入输出线W的电位是0的情况下也能保持为ON。因而，PMOS晶体管P2被保持为ON，直到在输入输出线W的电位几乎达到VDD时完成前馈操作。在这种情况下，PMOS晶体管P2的作用和电阻R0的相同。此外，PMOS晶体管P0在PMOS晶体管P2保持为OFF的情况下也被保持为ON。因而不会影响前馈操作。
NMOS晶体管NO和PMOS晶体管P2两者被保持为ON一段时间间隔，这时不进行前馈操作(延迟时间TL)。因而，因使PMOS晶体管P2的电流驱动力较大而使功率消耗增加，并使电位PDR降低的速度减少。
为了避免这种情况，希望把PMOS晶体管P2的电流驱动力设定为比NMOS晶体管NO的电流驱动力小得多。
电阻值的变化随制造电阻的工艺的变化而增加。通过用MOS晶体管代替电阻，可以控制电阻值的变化。
MOS晶体管的面积小于电阻元件的面积，因而可以减小所需的尺寸。
第三实施例
图4是按照本发明的第三实施例的电路图。在第一实施例中描述的输入输出电路101的输入电路RV1用输入电路RV3取代。输入电路RV3的结构中对输入电路RV1增加了由PMOS晶体管P3和NMOS晶体管N3实现的二极管。
在输入电路RV3中，PMOS晶体管P0的源极同时连接到电阻R0的一端，和输入电路RV1相比，电位VDD不直接地加到PMOS晶体管P0的源极和电阻R0的一端，而是对其加上比电位VDD低一个预定电压VB的电位，预定电压VB是由PMOS晶体管P3实现的二极管提供的。二极管由MOS晶体管实现，从而使电压VB可被设定为门限电压Vthp。
因此，PMOS晶体管PM的电位PDR即使在NMOS晶体管NO保持为OFF时也被减少到(VDD-|Vthp|)。因而，相应于NMOS晶体管NO的ON/OFF操作的PMOS晶体管PM变为ON/OFF的定时可被增加。
类似地，在输入电路RV3中，NMOS晶体管N1的源极同时连到电阻R1的一端。和输入电路RV1相比，电位GND不是直接地加到NMOS晶体管N1的源极和电阻R1的一端，而是对其加上比电位GND高一个等于门限电压Vthn的预定电压的电位，门限电压Vthn是由NMOS晶体管N3构成的二极管提供的。因而，NMOS晶体管NM变为ON/OFF的定时被增加了。
因而，可以减少延迟时间TL。如在第一实施例中所述，希望延迟时间TL小于两倍的延迟时间Ts。一般地说，传输线的延迟时间正比于其物理长度。因而，当传输线较密时，延迟时间Ts减小。换句话说，要求小的延迟时间TL。本实施例可以满足这种要求。
第四实施例
图5是按照本发明第四实施例输入输出电路的电路图。在第一实施例中描述的输入输出电路101的输入电路RV1用输入电路RV4取代。在输入电路RV4的结构中输入电路RV1的反相器电路|NV|用差动输入放大器DA取代。
在输入电路RV4中，差动输入放大器DA具有和输入输出线相连的反相输入端和与参考电位点相连用以给出参考电位Vref的非反相输入端。例如，参考电位Vref被设为(VDD-GND)/2。
即使给予输入输出线W的逻辑不是全振幅的，差动输入放大器DA也能使该逻辑反向并成为全振幅的。因而，信号DLY0和DLY1的转变被快速地进行，从而使前馈操作所需的延迟时间TL可以减小。
对输入输出线W给予的逻辑不必是全振幅的。然而，象在第一实施例中描述的一样，需要高电平电位为(VDD-|Vthp|)或更高，低电平电位为(GND＋Vthn)或更低。
第五实施例
图6是按照本发明的第五实施例的输入输出电路的电路图。在第四实施例中描述的输入输出电路104的输入电路RV4用输入电路RV5取代。在输入电路RV5的结构中对输入电路RV4增加了电阻R2和反相器电路INV3。
在输入电路RV5中，参考电位点不直接和差动输入放大器DA的非反向输入端相连。电阻R2的第一第二端分别连到差动放大器DA的非反相输入端和参考电位点。因此，反相器电路INV3的输出端和输入端分别连到差动放大器DA的非反相输入端和输出端。
图7表示输入输出线W的转变21和差动输入放大器的非反相输入端上电位的转变22之间的关系。当输入输出线W的电位具有低电平时，电流被吸进反相器电路INV3，从而使电流沿差动输入放大器DA的非反相输入端的方向流到电阻R2。因而，在电阻R2上产生电压降VR(＞0)，并把电位(Vref-VR)加到差动输入放大器DA的非反相输入端。
在这种状态下，到达时间t3。即使输入输出线W的电位变为高电平，反相器电路INV3的输出端的电位在经过延迟时间δ之前也不改变。因而，差动输入放大器根据电位(Vref-VR)决定输入输出线W的电位是具有高电平还是具有低电平。因而，在当输入输出线W的电位达到参考电位Vref时的时刻t2之前的时刻t3，它决定输入输出线W的电位具有高电平。
以和上述相同的方式，输入输出线W的电位在时刻t6从高电平变为低电平。反相的电路INV3的输出端的电位在经过延迟时间δ之前不改变。因而，在输入输出线W的电位达到参考电位时的时刻t5之前的时刻t6决定输入输出线W的电位具有低电平。如上所述，可以减少用于决定输入输出线W的电位的转变所需的时间。结果，输入电路的操作速度可进一步提高。
第六实施例
图8是按照本发明的第六实施例的输入输出电路的电路图。在第一实施例中描述的输入输出电路101的输入电路的PMOS晶体管PM和NMOS晶体管NM还分别作为输出电路DV的PMOS晶体管Q1和NMOS晶体管Q2。这些晶体管的功能用2输入OR电路M4和M5进行转换。
更详细地说，NAND电路M1的输出端被连到OR电路M4的第一输入端，晶体管PO和NO的漏极以及电阻RO的第二端被共同连到OR电路M4的第二输入端。NOR电路M3的输出端被连到OR电路M5的第一输入端，并且晶体管P1和N1的漏极和电阻R1的第二端被共同连到OR电路M5的第二输入端。
这样，作为输出电路的驱动器的晶体管也作为用于输入电路的前馈操作的驱动器的晶体管。因而，晶体管的数量可被减小，从而使所需的面积减小。
第七实施例
图9是按照本发明第七实施例的输入输出电路的电路图。和在第一实施例中描述的输入输出电路101的输入电路RV1相比，反相器电路INV2用用于驱动PMOS晶体管P0的反相器电路INV2a和用于驱动NMOS晶体管N1的反相器电路1NV2b取代了。反相器电路1NV1由2输入的NOR电路M6和反相器电路1NV1b取代。延迟元件DL由2输入端NAND电路M7和反相器电路M8至M12取代。
输入输出线W和晶体管PM、NM的漏极一起被连到NOR电路M6的第一输入端。前馈禁止信号DIS被送到NOR电路M6的第二输入端。反相器电路M6的输入端被连到NOR电路M6的输出端。
反相器电路INV1b的输入端被连到输入输出线W。输入信号DIN从反相器电路INV1b的输出端输出。
反相器电路M8的输出端被连到NAND电路M7的第一输入端。反相器电器M9的输出端连到NAND电路M7的第二输入端。前馈禁止信号DIS被送到反相器电路M9的输入端。前馈允许信号作为逻辑反从反相器电路M9的输出端输出。
NAND电路M7的输出端连到反相器电路M10的输入端。反相器电路M10的输出端共同连到反相器电路1NV2b的输入端、形成传输门TGN的NMOS晶体管的控制极和PMOS晶体管PD的控制极，并输出信号DLYOn。
反相器电路1NV2b的输出端被共同连到形成传输门TGN的PMOS晶体管的控制极和NMOS晶体管的控制极，并输出信号DLY1n。
反相器电路M8的输出端被连到反相器电路M11的输入端。反相器电路M12的输入端连到反相器电路M11的输出端。反相器电路M12的输出端被共同连到反相器电路INV2a的输入端、形成传输门TGP的PMOS晶体管的控制极和NMOS晶体管ND的控制极，并输出信号DLYOP。
反相器电路INV2a的输出端被共同连到形成传输门TGP的NMOS晶体管的控制极，PMOS晶体管P0的控制极，并输出信号DLY1p。
如果前馈禁止信号DIS具有低电平(前馈允许信号EN具有高电平)，则NOR电路M6和NAND电路M7作为反相器电路。因此，分别从反相器电路M10和M12输出的信号DLYOn和DLYOp和在第一实施例中描述的信号DLY0一致。分别从反相器电路1NV2a和1IN2b输出的信号DLY1p和DLY1n与第一实施例中描述的信号DLY1一致。因而，输入电路RV7的操作和输入电路RV1的相同。
如果前馈禁止信号DIS具有高电平(前向允许信号EN具有低电平)，则不管加于输入输出线W的电压，NOR电路M6和NAND电路M7分别输出低高电平。因此，信号DLYOP和DLY1n具有高电平，信号DLY1p和DLYOn具有低电平。因而，晶体管P0和N1变为ON，晶体管NO和P1变为OFF，从而使晶体管PM和NM变为OFF。因而，输入输出线W接收高阻状态，从而使得不进行前馈操作。
如果不需要前馈操作，例如，如果送到输入输出线W的信号的频率低，则前馈禁止信号DIS被设为高电平，从而禁止电流流过晶体管PM和NM，因而可以减小消耗的功率。
第八实施例
图10是按照本发明的第八实施例的输入输出电路的电路图。在第一实施例中所述的输入输出电路101的输入电路RV1用输入电路RV8取代。输入电路RV8的结构中对输入电路RV1增加了电阻RD。更具体地说，电阻RD具有同时连接晶体管PM和NM的漏极的第一端，以及和输入输出线W相连的第二端。
如图2所示，前馈操作被这样进行，使得在输入电路RV1的操作中输入输出线W的电位为全振幅的。然而，即使正在进行前馈操作，仍有反射波到达。因而，如果反射波具有相同的符号，则在输入输出线W上会出现过冲s。
按照本实施例，提供有电阻RD，使得输入输出线W的电位达到接近于由终端电阻R0对电阻RD的分压比确定的电位。因而，过冲s可得到抑制。
在经过延迟时间TD之后，驱动晶体管PM和NM两者都变为OFF。因而，输入输出线W的电位可以在不发生过冲的稳态下保持全振幅。
虽然对本发明已经进行了详细地说明，但以上说明是针对所有方面的解释而不是限制性的。应当理解，不脱离本发明的构思可以作出大量的其它改型和改变。