用于同步多路复用器的映射装置 本发明涉及一种同步多路复用器；并特别涉及一种用于同步多路复用器的装置，用以在虚拟存储器(virtual container)中映射数字信号数据。
在大多数同步传输系统中，多路复用技术被广泛用来在给定的通道中容纳尽可能多的数据信道。根据国际标准联合会电信部门推荐的同步数字体系(SDH)，通过使用存储器、虚拟存储器(VC′s)、辅助单元以及管理单元的各种数据包，将数字信号电平1(DS-1)数据或者欧洲(DS-1E)的数字信号电平1数据多路复用，以形成同步传送模块电平N(STM-N)数据，其中，DS-1和DS-1E数据分别表示具有24个语音通道的1.544Mbps脉冲编码调制(PCM)串行数据和包含32个语音通道的2.048Mbps PCM串行数据。
在从DS数据(DS-1数据或DS-1E数据)产生STM-1的步骤中，本发明涉及一种数据包，比如VC′s(VC-11′s或VC-12′s)中的DS数据的映射过程，其中VC-11和VC-12分别由DS-1和DS-1E数据构成。
通常，在发送数据中映射接收数据的方法划分为异步映射，位同步映射和字节同步映射。
在同步映射中，接收数据的时钟和发送数据的时钟相匹配。另一方面，在异步映射中，接收数据的时钟频率不同于发送数据的时钟频率。
在异步映射中，由于接收数据的时钟频率不同于发送数据地时钟频率，即，发送数据的时钟频率快于接收数据的时钟频率，需要位填充或时钟频率的间隔来防止传输误差。
参照图1A示出了VC-11的结构图。VC-11在500us中包含四帧，在125us中的每帧由2个信息字节和24个数据字节组成。第一到第四帧的各信息字节包括：一个低通路附加(V5)字节和R，R，R，R，R，R，I及R八个比特；一个J2字节和一个具有C1，C2，0，0，0，0，I及R的Y1字节；一个Z6字节和一个具有C1，C2，0，0，0，0，I及R的Y2字节；一个Z7字节和一个有C1，C2，R，R，R，S1，S2，及R的Y3字节。按这里所用的情况，R表示固定填充位；I表示数据位；C1和C2表示调整控制位；S1，S2表示说明机会位(specfication opportunity bits)；0表示补充位；而J2，Z6和Z7字节是为其他应用保留的字节。在现有技术中，众所周知，在信息字节中V5，J2，Z6和Z7字节，R，C1，C2和0位是附加数据(overhead data)，三个I位和四个24数据字节是来自DS数据的有效负载数据(payload data)。S1或S2位依据C1和C2位可表示附加数据或有效负载数据。
参照图1B描述了VC-12的结构图。VC-12在500us中也包含四帧。第一到第三帧的各信息字节包括一个低通路附加(V5)字节和二个R*字节；一个J2字节，一个有C1，C2，0，0，0，0，R及R的Y1字节和一个R*字节；一个Z6字节，一个具有C1，C2，0，0，0，0，R及R的Y2字节和一个R*字节。第四帧的信息字节包括一个Z7字节，一个具有C1，C2，R，R，R，R，R及S1的Y3字节和一个R*字节。并且第四帧中的S2位是信息位。按这里所用的情况，R表示固定填充位；C1和C2表示调整控制位；S1和S2表示说明机会位；0表示补充位；R*字节表示固定填充字节；而J2，Z6和Z7字节是为其它应用保留的字节。在信息字节中，V5，R*，J2，Z6和Z7字节，R，C1，C2是附加数据；第一到第三帧的三个32字节，以及从第四帧的32字节-1位是来自DS数据的有效负载数据。依据C1和C2位，S1或S2位可表示附加数据或有效负载数据。
参照图2说明了用于在VC′s中映射DS数据的常规装置100的方框图。映射装置100包括写地址发生器210、缓冲器220、读地址发生器230、附加间隔设备240和控制信号发生器250。
将来自主多路复用器(未示出)的DS数据和DS时钟，来自VC时钟发生器(未示出)的VC时钟和V5时钟以及来自填充控制器(未示出)的表示C1位的第一控制信号输入到装置100。
将DS数据输入到缓冲器220，并将DS时钟提供给写地址发生器210。写地址发生器210，一个二进制计数器，基于DS时钟分别给缓冲器220和控制信号发生器250提供用于DS数据的每一位的写地址和写地址的最高有效位(WADDMSB)。缓冲器220将DS数据存储于由写地址指定的区域中。
将由读地址发生器230产生的通过线L231的读地址最高有效位(RADDMSB′s)，在线L211上的WADDMSB′s和V5时钟提供给控制信号发生器250。控制信号发生器250有两个D触发器(DF/F)电路，其中第一DF/F在其RADDMSB′s由第一逻辑电平，比如1跳变到第二逻辑电平，比如0时锁存WADDMSB，而第二DF/F在V5时钟的开始锁存第一DF/F的输出。V5时钟是表示VC开始的起始信号。将来自控制信号发生器250的输出作为表示C2位的第二控制信号提供给附加间隔设备240。换句话说，当前VC的C2位与在用于当前VC的V5时钟开始时，由控制信号发生器250锁存的前面VC的WADDMSB相一致。
响应于V5时钟和第一及第二控制信号即C1和C2位，附加间隔设备240对VC时钟的时钟脉冲进行间隔。特别地，根据V5时钟，附加间隔设备240开始对对应于图1中所示的包括在信息字节中的V5，J2，Z6和Z7字节，R位，C1和C2位以及零位的VC时钟脉冲进行间隔。对在信息字节中的S1和S2位的间隔是基于C1和C2位来进行的。例如，对应于S1和S2位的各时钟脉冲只有当C1和C2位是零值时才被间隔，或者反之亦然。众所周知，当VC在3/5VC′s的速率时C1位被固定地确定为1，当VC在2/5 VCs的速率时(at a rate of 2 to 5VC’s)则为0。例如，对于5个连续VC′s的每一组，C1位被确定为″1，0，1，0，1″。
然后将被间隔的VC时钟送到读地址发生器230中，该读地址发生器230为每个被间隔VC时钟的未被间隔时钟脉冲产生读地址。将读地址和其最高有效位(RADDMSB′S)分别提供给缓冲器220和控制信号发生器250。在缓冲器220，根据读地址恢复存储的DS数据并将其传输到附加加法器(未示出)，其中附加数据在被间隔的VC时钟脉冲的相应部分，被插入到来自缓冲器220的恢复数据中，从而提供一个VC。
参照图3描述了说明在图2中示出的装置100的操作时序图。
DS时钟，比如1.544Mbps的DS1时钟在第一行显示，由写地址发生器210产生的写地址在第二行示出。第三行是用于开始形成VC的V5时钟。VC时钟，比如1.664Mbps的VC-11时钟，在第四行显示，第五行示出附加间隔设备240的输出，其中VC时钟用分配给附加数据的脉冲间隔来间隔。第六行画出了通过采用被间隔的VC时钟而获得的读地址。
然而，在现有技术的间隔装置中，如图3所示，VC时钟的间隔是通过对其中与附加数据对应的连续时钟脉冲进行间隔来实现的；因此VC时钟被间隔部分的持续时间变得远远大于VC时钟周期，这势必会在被间隔的VC时钟和来自缓冲器220的被恢复的数据中产生抖动。
因此，本发明的主要目的是提供一种装置，能够减少在同步传输系统的异步映射过程中抖动的产生。
根据本发明，提供一种装置，用于在具有多个时钟脉冲的包时钟的数据包中映射数字信号数据，其中数据包由信息数据和数字数据组成，信息数据的位数与数据包中的位数比是M/N，M和N为正整数，并且信息数据包括附加数据位和一个或多个数据位。该装置包括用于对时钟脉冲进行计数以提供计数值的计数器；用于基于计数值和比率M/N产生间隔控制信号的间隔信号发生器，其中间隔控制信号数M是为每N个时钟脉冲产生的；用于在信息数据中发现附加数据位，并根据间隔控制信号，对对应于附加数据位的时钟脉冲进行间隔的间隔设备。
从下面结合附图对优选实施例的描述中将显示出本发明的上述和其它的目的和特征，其中：
图1A和1B分别提供VC-11和VC-12的结构图；
图2示出在同步多路复用器中常规映射装置的方框图；
图3示出描述常规映射过程的时序图；
图4给出根据本发明的映射装置的方框图；
图5提供在图4中示出的控制信号发生器的详细方框图；以及
图6画出在图4中示出的通用间隔设备的详细方框图。
参照图4，提供一种根据本发明的映射装置200，其中映射装置200包括写地址发生器410，缓冲器420，读地址发生器430，通用间隔设备440和控制信号发生器450。
将来自主多路复用器(未示出)的DS数据和DS时钟，来自VC时钟发生器(未示出)的VC时钟和V5时钟以及来自填充控制器(未示出)的第一控制信号输入到装置200中，第一控制信号表示C1位。
将DS数据和DS时钟信号分别输入到缓冲器420和写地址发生器410。写地址发生器410，一个二进制计数器，对DS时钟进行计数并分别给缓冲器420和控制信号发生器450提供用于DS数据每一位的写地址和写地址的最高有效位(WADDMSB)。缓冲器420根据写地址将DS数据存储于其相应的存储区域中。
响应V5时钟、在线L431上的读地址最高有效位(RADDMSB′s)和在线L411上的WADDMSB′s，控制信号发生器450给通用间隔设备440提供表示C2位的第二控制信号。写地址发生器410、缓冲器420和控制信号发生器450的功能和特性与图2中所示的常规映射装置100中包括的210，220和250单元的功能和特性基本一致。
参照图5画出了包括第一D触发器(DF/F)510和第二D触发器(DF/F)520的控制信号发生器450的详细方框图。
图4中所示，通过线L411来自写地址发生器410的WADDMSB′s和通过线L431来自读地址发生器430的RADDMSB′s被输入到第一DF/F 510。在RADDMSB′s从第一逻辑电平，比如1跳变到第二逻辑电平，比如0时，第一DF/F 510锁存WADDMSB。
如图3所示，在V5时钟的开始，第二DF/F锁存第一DF/F 510的输出，其中V5时钟是表示VC开始的起始信号。将来自第二DF/F的被锁存的输出作为表示C2位的第二控制信号送到在图4所示的通用间隔设备440。换句话说，当前VC的C2位与在用于当前VC的V5时钟开始时，由控制信号发生器450锁存的前面VC的WADDMSB相一致。
回到图4，根据本发明，通用间隔设备440接收第一控制信号，VC时钟，V5时钟和第二控制信号，并且根据V5时钟，以及第一和第二控制信号，比如C1和C2位，有规则地对VC时钟的时钟脉冲进行间隔。
参照图6，画出了通用间隔设备440的详细方框图，该通用间隔设备440包括计数器610，间隔信号发生器615，间隔设备620和D触发器(DF/F)630。
将VC时钟输入到计数器610，间隔设备620和DF/F630；并且将V5时钟提供给计数器610；将第一和第二控制信号输入到间隔设备620。
根据V5时钟，即在其开始时，计数器610开始时对VC时钟的时钟脉冲进行计数。在本发明的优选实施例中，计数值的模数为(M+1)。即，计数器610对时钟脉冲计数到M之后复位。在将DS-1数据映射到VC-11中和将DS-1E数据映射到VC-12中时，M最好分别设置为13和35。
再参照图1A和1B，VC-11数据的1/13对应于信息数据；VC-12数据的大约3/35属于信息数据，其中在VC-12数据中，35个字节前三帧的每一帧包括3字节的信息数据，而第四帧包括3字节+1位的信息数据。将来自计数器610的计数值送到间隔信号发生器615。根据来自计数器610的计数值，间隔信号发生器615产生间隔控制信号。特别地，在映射DS-1数据时，间隔信号发生器615为第i个计数值的产生间隔控制信号，i是从1到13预定的整数之一。换句话说，在间隔信号发生器615中，为VC时钟的每13个时钟脉冲提供间隔控制信号。
在映射DS-1E数据时，间隔信号发生器615为第k，第1，第m个计数值的每一个产生间隔控制信号，k，l和m每个都是从1到35的预定的整数之一，并且各不相同。换句话说，在间隔信号发生器615中，为VC时钟的每35个时钟脉冲提供三个间隔控制信号。
将由间隔信号发生器615产生的间隔控制信号提供给间隔设备620。
如图1A所示，在VC-11中前三帧的第15个信息位是I位而第四帧的第14和第15个信息位是S1和S2位。因此，根据除第15，第31，第47，第62和第63个间隔控制信号外的间隔控制信号，本发明的间隔设备620对VC时钟的时钟脉冲进行间隔，其中，第15，第31和第47个间隔控制信号对应于I位而第62和第63间隔控制信号对应于S1和S2位。
对于如图1B所示VC-12的情况，在VC-12中的帧的信息字节中不包括I位，并且第四帧中的信息字节的第16位和32个数据字节的第一位分别是S1和S2位。因此，在DS-1E数据的映射中，间隔设备620对除对应于S1位，比如第88个间隔控制信号以外的对应于间隔控制信号的所有VC时钟的时钟脉冲进行间隔。
参考VC-11和VC-12两格式中C1和C2位来决定对对应于S1和S2位的时钟脉冲的间隔。更特别的是，与在常规间隔过程中相似，如果C1(或C2)位是第一逻辑电平，比如1，S1(或S2)位设置为附加数据；如果C1(或C2)位是第二逻辑电平，比如0，S1(或S2)位设置为有效负载数据。
因此，在DS-1数据的映射中，依据C1位是第一或第二逻辑电平，本发明的间隔设备620对对应于S1位，即第62个间隔控制信号的时钟脉冲进行间隔或不间隔。类似地，当C2位是第一或第二逻辑电平时，对对应于第63个间隔控制信号，例如S2位的VC时钟的时钟脉冲进行间隔或不间隔。
在DS-1E数据的映射中，如果C1位是第一逻辑电平，对对应于为VC-12的S1位而产生的第88个间隔控制信号的时钟脉冲进行间隔，否则，不对时钟脉冲进行间隔。至于VC-12的S2位，不为其而由间隔信号发生器615产生间隔控制信号，并且如图1B所示S2位是S1位的下一位，。因此，在本发明的优选实施例中，依据C2位是第一或者第二逻辑电平，对跟在对应于第88间隔控制信号的时钟脉冲之后的时钟脉冲进行间隔或不间隔。
回到图6，将在间隔设备620中基本上未被有规则地间隔的VC时钟送到DF/F630。DF/F630根据VC时钟对间隔设备620的输出进行延迟，以便给图4中所示的读地址发生器430提供被间隔的VC时钟。
再参照图4，读地址发生器430以与在读地址发生器230中相同的方式为每一个被间隔VC时钟的未被间隔时钟脉冲产生读地址。读地址和其最高有效位被分别送到缓冲器420和控制信号发生器450。在缓冲器420中，根据读地址恢复存储的DS数据并将其传输到附加加法器(未示出)，其中附加数据在被间隔VC时钟脉冲的相应部分被插入到由缓冲器420恢复的数据中，从而提供一个VC。
在现有技术中，VC时钟的间隔是通过对其中对应于附加数据的连续的时钟脉冲进行间隔来实现的，且因此VC时钟的被间隔部分的持续时间变得远远大于VC时钟周期，这势必在被间隔的VC时钟和来自缓冲器的恢复的数据中产生抖动。
然而，在本发明中，VC时钟的间隔是通过有规则地间隔有间隔的时钟脉冲而实现的；因此，去掉了现有技术中VC时钟被间隔部分的延长的持续时间，并且显著降低了抖动产生的可能性。
应注意的是，尽管在本发明优选实施例中，是参考VC对时钟信号的间隔进行描述的，但相同的技术同样能运用在任何数据包中，比如在存储器，辅助单元和管理单元中。
尽管本发明是结合优选实施例来加以描述的，可不脱离如在下面权利要求中提出的本发明的范围和思想而作出其它修改和变化。