半导体器件中 的隔离方法 本发明涉及一种形成半导体器件的方法，特别涉及一种利用挖槽技术和LOCOS(硅局部氧化)技术形成半导体器件中的隔离区的方法。
众所周知，LOCOS技术一般作为半导体器件中的隔离技术。利用LOCOS方法的隔离技术存在这样一个问题，即场氧化区所占的半导体衬底的面积相对较大，以致有源区减小，半导体器件中的拓扑结构由于衬底和场氧化区间的台阶而变得较高。作为解决这些问题的方法，曾提出一种减小场氧化区的大小和高度的方法。
然而，该方法会导致难以获得半导体器件中的电绝缘特性的问题。
为了解决利用常规LOCOS法的隔离技术中的这个问题，已提出一种LOCOS法与挖槽法结合的SALOT(自对准LOCOS槽)技术(参见InternationalElectron Device Meeting，28.2.1，675-678pp，1994)。
图1A-1E是说明利用常规SALOT技术的隔离技术的工艺步骤的剖面图。
参见图1A，在半导体衬底1上形成约100-120埃厚的衬垫氧化膜(padoxide film)2。然后，在衬垫氧化膜2上淀积约600-800埃厚地缓冲多晶硅层3，以缓冲将要形成的氧化掩模产生的应力。在多晶硅层3上淀积约1500-2500埃厚的氮化层4作为氧化掩模，然后，用常规光刻工艺，在缓冲多晶硅层3上形成光致抗蚀剂(未示出)。随后，利用光致抗蚀剂作掩模，依次腐蚀氮化层4、缓冲多晶硅层3和衬垫氧化膜2，暴露单元区1A和外围区1B的器件隔离区。通过进行场氧化工艺，在单元区1A和外围区1B的暴露的器件隔离区上形成厚1000-1100埃的场氧化层5A和5B。
参见图1A，与单元区1A中的场氧化层5A相比，外围区1B中的场氧化层5B面积较大。
参见图1B，由低压化学气相淀积(LPCVD)工艺，在已形成的衬底的整个表面上淀积厚约900-1000埃的多晶硅膜。然后，进行各向异性腐蚀，在场氧化层5A和5B上的氮化层4的两侧壁上形成多晶隔离垫6A和6B。随后，形成光致抗蚀剂7，只暴露单元区1A中的场氧化层5A和多晶隔离垫6A。
现在参见图1C，用光致抗蚀剂7作掩模，各向异性腐蚀单元区1A中的场氧化层5A和衬底1，形成厚约2500-3500埃的槽8。此时，利用该各向异性腐蚀工艺同时除去了多晶隔离垫6A。在单元区1A的衬底1中形成槽8的目的是通过使器件隔离区延伸至衬底1内部从而获得电绝缘特性。为了防止由于形成槽8的腐蚀工艺导致的晶体缺陷，要进行热氧化工艺，于是在槽8内形成氧化薄膜9。
参见图1D，然后，形成厚约2300-2700埃的CVD氧化层10，以填满槽8。然后，用化学机械抛光(CMP)腐蚀氧化层10，直到完全暴露出氮化层4为止。
现在参见图1E，除去其余的氮化层4和多晶硅层3，形成器件隔离区5A′和5B。
从而，在单元区1A，提供由填充在槽8中的CVD氧化层10和LOCOS工艺形成的场氧化层5A构成的SALOT结构，在外围区1B，提供场氧化层5B构成的器件隔离区。
然而，这些常规隔离技术存在以下问题：
首先，在对光致抗蚀剂曝光时，由于对不准，致使在形成槽后会残留部分多晶隔离垫，因此需要除去多晶隔离垫的附加工艺。
第二，需要进行LOCOS工艺和形成槽的两次掩模工艺。
第三，必须附加热氧化工艺，以防止由于形成槽而在衬底中形成位错，所以工艺时间延长，产量低。
第四，由于衬底表面不平整，拓扑结构差，因而很难进行后续工艺。
本发明的总的目的是提供一种隔离半导体器件的方法，通过在相同形状的单元区和外围区形成相同图形的隔离区，可以只进行一次掩模工艺。
本发明更具体的目的是提供一种隔离半导体器件的方法，通过消除表面拓扑结构的差异，能提高工艺裕度和集成密度。
本发明的另一个目的是提供一种隔离半导体器件的方法，通过减小场氧化层的厚度，减少鸟嘴现象，能增大有源区。
为了实现这些目的，在限定具有相应器件隔离区的单元区和外围区的半导体衬底上，依次形成衬垫氧化膜、缓冲多晶硅层和氮化层。此后，腐蚀单元区和外围区的器件隔离区上的氮化层和缓冲多晶硅层。然后，在单元区和外围区的器件隔离区上形成场氧化层。腐蚀除边缘部分外的场氧化层，用以暴露单元区和外围区的器件隔离区处的衬底。之后，在先前腐蚀步骤所得的衬底上形成第一绝缘层。再腐蚀第一绝缘层，在暴露的衬底上的场氧化层侧壁上形成隔离垫。下一步，腐蚀暴露的衬底，形成槽。接着，在形成了槽的衬底上形成第二绝缘层，以便用第二绝缘层填充该槽。然后，腐蚀第二绝缘层，使衬底的表面平面化。最后，除去氮化层和缓冲多晶硅层。
通过参照清楚地展示了优选实施例的各附图的以下说明，会更清楚本发明的其它目的和优点。各附图中：
图1A-1E是说明半导体器件中常规隔离方法各制造步骤的半导体器件的剖面图；
图2A-2G是说明按本发明半导体器件中的隔离方法各制造步骤的半导体器件的剖面图。
参见图2A，在限定单元区21A和外围区21B的半导体衬底21上，依次形成厚约150埃的衬垫氧化膜22、厚约500埃的缓冲多晶硅层23和厚约2000埃的氮化层24。利用常规光刻工艺，在氮化层24上形成光致抗蚀剂图形(未示出)，然后，用该光抗蚀剂图形作掩模，腐蚀氮化层24和多晶硅层23。此时，腐蚀多晶硅层23至使单元区21A和外围区中的保留的缓冲多晶硅厚约200-250埃那么深，最好形成最小线宽约0.4-0.6μm的光致抗蚀剂图形，以适应高集成度的现行趋势。
参见图2B，除去光致抗蚀剂图形，然后，在单元区21A和外围区21B之间的隔离区中形成场氧化层25。本实施例中，形成厚约2000-3000埃的场氧化层25，它薄于常规场氧化工艺形成的场氧化层厚度。
在本实施例中，薄场氧化膜的形成可以减少鸟嘴现象的产生。
参见图2C，又利用用作氧化腌模的氮化层24，腐蚀单元区21A和外围区21B中的场氧化层25，以抑制底层衬垫氧化膜的氧化。此处，除包括鸟嘴区的边缘区之外的场氧化层均被腐蚀。然后，利用低压化学气相淀积工艺，淀积约1800-2200埃厚的TEOS氧化层26。
现在参见图2D，各向异性掩蔽腐蚀TEOS氧化层26，在场氧化层25的腐蚀部分形成侧壁隔离垫26′。此时，最好形成宽约0.1-0.2μm的隔离垫。形成侧壁隔离垫26′后，利用氮化层24和TEOS隔离垫26′作掩模，腐蚀衬底21，在单元区21A和外围区21B中形成槽27。此时，槽27深约0.1-0.3μm。
在本实施例中，由于用作LOCOS工艺的氧化掩模的氮化层24又作为形成槽的腐蚀掩模，所以不需要另外的形成槽的掩模工艺。此时，根据氮化层和相邻氮化层之间的间距W1和隔离垫宽W2来确定单元区21A中的槽27的宽度W。即W＝W1-2W2。例如，如果间距W1为0.5μm，隔离垫宽W2为0.15μm，则槽宽W为0.2μm(＝0.5-2×0.15μm)。
参见图2E，在760-800℃的温度下，在SiH4和N2O气体气氛中，在衬底的整个表面上低压化学汽相淀积足以填满槽27如厚约6000-7000埃的高温氧化(HTO)层28。在由低压化学汽相淀积工艺形成HTO层28的步骤，受损伤衬底的被腐蚀部分中的晶体缺陷被覆盖，在槽27中形成了几十埃厚的氧化薄膜29。
现在参见图2F，利用氮化层24作为CMP工艺中的腐蚀停止层，腐蚀HTO层28，于是形成平面化的衬底表面。
接着，参见图2G，除去剩余的氮化层24和缓冲多晶硅层23，腐蚀衬垫氧化膜22，直到留下50-150埃厚的衬垫氧化膜以保护衬底为止。因而，如图2G所示，在单元区21A和外围区21B中形成形状相同的器件隔离区。
如上所述，按本发明，可获得以下优点和性能。
首先，由于分别在单元区和外围区形成了形状相同的隔离区，只需要一次形成隔离区的掩模工艺。因而，简化了工艺，提高了产量。
第二，无论是LOCOS工艺还是用挖槽工艺形成隔离区，都几乎不发生表面拓扑结构的差异。因此，工艺裕度和集成密度提高。
第三，由于在LOCOS工艺中形成薄场氧化层，所以减少了鸟嘴现象的发生。因而，增大了有源区，有可能制造高集成度电路。
在阅读了上述说明后，本领域的普通技术人员会很容易明白本发明所公开的其它特征、优点和实施例。因此，由于非常详细地描述了本发明的具体实施例，所以在不脱离如说明书和权利要求书所述本发明的精神和实质和范围的情况下，可以对这些实施例作出各种变化和改型。