信号处理器 本发明涉及包括第n级戴尔塔—希格马调制器(Delta-SigmaModulator)的1位信号处理器，其中n至少为1。本发明的优选实施例涉及音频信号处理，但本发明却并不局限于音频信号处理器。
下面参照附图1、2和3来描述本发明的背景，其中，图1为已知的戴尔塔—希格马调制器的方框图，图2为作为n级滤波器部分而构成的戴尔塔—希格马调制器的方框图，而图3为噪声整形特性。
已经知道可以通过以至少为耐奎斯特率采样模拟信号和由m位数对采样的幅度编码来将模拟信号转换成数字形式。因此，如果m＝8，采样就量化为8位的精度。一般来说m可以为等于或大于1的任意位数。
为了量化成仅有1位，据知提供了“希格马—戴尔塔模/数转换器”或“戴尔塔—希格马模/数转换器”的模—数转换器(ADC)。此处采用了名词“戴尔塔—希格马”。这种ADC已在由德克萨斯仪器公司的Craig Marven和Gillian Ewers以ISBN 0-904.047-00-8公开的“数字信号处理地简单方法”中描述了。
见图1的这种ADC，模拟输入信号与1位输出信号的积分2(希格马)间的差1(戴尔塔)馈给1位量化器3。输出信号包括逻辑值0和1的位，并分别代表为-1和+1的实际值。积分器3将1位的输出累加，这样其中所存储的值则跟随于模拟信号的值。量化器3随着每个位的产生将累加值增加(+1)1位或减少(-1)1位。ADC需要很高的采样来产生输出位流，其累加值跟随于模拟信号。
下面的描述及权利要求中的“1位”信号意味着信号被量化成诸如由戴尔塔-希格马ADC产生的1位数的精度。
构成n级滤波部分直接处理1位信号的戴尔塔-希格马调制器(DSM)是由N.M.Casey和James A.S.Angus在1993年10月7-10日于纽约的第95届AES会议上的为名“音频信号的1位数字处理”的论文中提出的。图2示出这种DSM滤波部分的第3级(n＝3)的电路图。
见图2，DSM具有一个1位音频信号的输入端4以及产生处理后的1位信号的输出端5。1位信号的位由已知的未示出的钟控装置经DSM所钟控。输出1位信号是由诸如具有零阈值电平的比较器的1位量化器所产生的。DSM具有3级，每级包括连接到输入端4的第一1位乘法器a1、a2、a3，连接到输出端5的第二1位乘法器C1、C2、C3，加法器61，62，63和积分器71，72，73。
1位乘法器将所接收的1位信号乘以P位系数A1、A2、A3、C1、C2、C3，产生P位乘积，这些乘积由加法器61、62、63相加且和加到积分器7上。在加法器62、63的中间级中也将处理级积分器的输出相加。未级包括连接到输入端的另一个1位乘法器A4，它使输入信号被P位系数A4相乘，加法器64将乘积加到处理级的积分器73的输出上。其和加到量化器Q上。
在DSM中，两个的互补算术装置可用来代表正和负的P位数。量化器Q的输入可为正的，在输出量化为+1(逻辑1)，或负的，在输出量化为-1(逻辑0)。
在Casey和Angus的文章中“1位处理器将产生一个1位的输出，该输出包含在不可接受程度的噪声中所隐藏的音频信号中，并且急需使量化的噪声被适当地整形”，隐藏音频信号的噪声是由量化器Q产生的量化噪声。
量化器可以是加法器，其第一输入端接收音频信号而第二输入端接收基本上与音频信号无关的随机位流(量化噪声)。在这种电路方案下，在输入端4接收的音频信号由乘法器a1、a2、a3、a4正向馈给输出端5并由乘法器C1、C2、C3从输出端5反馈回来。因此，在正馈路径中的系数A1至A4限定了音频信号Z变换传输函数的零，而在反馈路径中的系数C1-C3限定了音频信号的传输函数的极。
然而噪声信号是由乘法器C1-C3从量化器上反馈来的，这样，系数C1-C3限定噪声信号的传输函数的极。噪声信号的传输函数与输入信号的情况不同。
系数A1-A4和C1-C3在其它所要的特性中首选来提供电路的稳定性。
系数C1-C3用作噪声整形方面，从而如图3实线31所示使音带中的量化噪声减至最少。
系数A1-A4和C1-C3也用于所需的音频信号处理特性。
系数A1-A4和C1-C3的选择可由下列因素促成：
a)找出所需滤波特性的Z变换H(Z)，例如噪声整形函数；和
b)将H(Z)变换成系数。
以上可以由R.W.Adams等人在Joumal of Audio EngineeringSociety，1991年7/8月的39卷第7/8中的文章“Theory and PracticalImplementation of a Fifth Order Sigma-Delta A/D Converter”中描述的方法来实现。还可以由在上面已有技术部分的描述中所描述的Angus和Casey的文章中的方法来实现。说明分析第五级DSM和用于计算所需滤波特性的系数。
图7示出第五级、DSM，它具有系数a-f和A-E，加法器6和积分器7。积分器7的每一个都提供一个单位的延迟。积分器的输出从左到右由S-W来代表。对DSM的输入是一个信号X(n)，其中n代表采样的钟控序列中的一个采样。对量化器Q的输入是由Y(n)代表的，它也是DSM的输出信号。分析是基于一种工作模式，即假定量化器Q是一个简单的加法器，它将随机噪声加到处理后的信号上。因此在此分析中将忽略量化器。
信号Y(n)＝fx(n)+w(n)，即采样(n)的输出信号Y(n)为输入信号X(n)乘以系数f再加处理积分器7的输出W(n)。
将同一原则用于积分器7的每个输出信号上而产生方程组1。
y[n]＝fx[n]+W[n]
w[n]＝w[n-1]+ex[n-1]+Ey[n-1]+v[n-1]
v[n]＝v[n-1]+dx[n-1]+Dy[n-1]+u[n-1]
u[n]＝u[n-1]+cx[n-1]+Cy[n-1]+t[n-1]
t[n]＝t[n-1]+bx[n-1]+By[n-1]+s[n-1]
s[n]＝s[n-1]+ax[n-1]+Ay[n-1]这些方程经过Z变换后得方程组2。
y(z)＝fx(z)+W(z)
W(z)(1-z-1)＝z-1(eX(2)+EY(z)+V(z))
V(z)(1-z-1)＝z-1(dX(z)+DY(z)+U(z))
U(z)(1-z-1)＝z-1(cX(z)+CY(z)+T(z))
T(z)(1-z-1)＝z-1(bX(z)+BY(z)+S(z))
S(z)(1-z-1)＝z-1(aX(z)+AY(z))Z变换方程可解成Y(z)为X(z)的单一函数(方程3)。Y(z)=fX(z)+z-1(1-z-1)(eX(z)+EY(z)+]]>z-11-z-1(dX(z)+DY(z)+]]>z-11-z-1(cX(z)+CY(z)+]]>z-11-z-1(bX(z)+BY(z)+]]>z-11-z-1(aX(z)+AY(z))))))]]>
这可被重新表达成方程4，DSM的所需传输数可被表达成串连形式：Y(z)X(z)]]>则方程4为：Y(z)X(z)=α0+α1z-1+α2z-2+α3z-3+α4z-4+α5z-5β0+β1z-1+β2z-2+β3z-3+β4z-4+β5z-5]]>=f(1-z-1)5+z-1e(1-z-1)4+z-2d(1-z-1)3+z-3c(1-z-1)2+z-4b(1-z-1)+z-5a(1-z-1)5-z-1E(1-z-1)4-z-2D(1--1x)3-z-3C(1-z-1)2-z-4B(1-z-1)-Z-5A]]>
解方程4可以从系数α0-α5中得出系数f-a，从系数β0-β5中得出系数E-A，系数αn和βn以已知方式选择以提供所需的传输函数。
f仅是分子中的Z0项，因此f＝α0。
随后从左边的分子中减去α0(1-z-1)5项，得到算出的α0+α1z-1…+…α5Z-5-α0(1-z-1)5。
与此类似从右边分子中减去f(1-z-1)5。随后e是唯一的z-1项，并与在左边分子中计算出来的对应α1相等。
这个处理过程对分子中的所有项重复进行。
这个处理过程对分母中的所有项重复进行。
上面提到的各个文章仅考虑了第n次滤波部分的情况。
本发明寻求将第n次DSM的应用推广到其它形式的信号处理中，这样，1位信号可被用于这种信号处理之中。
根据本发明，提供一种1位信号处理器，包括第n级(其中n大于或等于2)戴尔塔-希格马调制器，它具有：用于接收第一1位信号的第一输入端；用于接收第二1位信号的第二输入端；将P位信号量化成处理器输出信号的1位形式量化的信号的量化器；多个信号组合器，包括：第一组合器，用于形成第一信号与第一系数的积、第二信号与第二系数的积以及输出信号与第三系数的积的加组合积分；至少一个中间组合器，用于形成第一信号与第一系数的积、第二信号与第二系数的积、输出信号与第三系数的积以及前级积分的加组合积分；以及末级组合器，用于形成第一信号与第一系数的积、第二信号与第二系数的积以及形成由量化器所量化的所述P位信号的前级的积分的加组合积分。
因此，提供了一种信号处理器，它将第一和第二信号组合起来。所述组合器工作在1位信号上，因此只进行1位系数乘法操作而避免用不经济的P位乘法器。
此外，DSM还提供噪声整形。
所述加到第一和第二信号上的第一和第二系数可以是固定的，在这种情况下，DSM用作加法器，它将第一和第二信号以由所述系数所定义的固定比例相加。
所述加到第一和第二信号的第一和第二系数可以是可变的，在此情况下，DSM用作混合器和/或衰减器。
第一和第二系数限定了输入信号传输函数的零，并且可以是固定的或可变的，但第三系数限定输入信号传输函数的极并且是固定的。
如果加到DSM的第一和第二信号是由未同步的源产生的，则就需要同步装置，这样，信号的位在DSM中是相位同步的。
为了更好理解本发明，下面参照附图4-6的实例加以说明。
图4为根据本发明的优选信号组合器的示意方框图；
图5为其中采用了图4所示组合器的信号处理系统的示意方框图；
图6为图4的组合器中积分器的示意性方框图。
见图4，信号组合器包括一个第n级戴尔塔-希格马调制器(DSM)，其中n为2或更大值。实例给出的是第三级DSM(n＝3)，但n可以大于三。
DSM的级可由积分器的段数来确定。在根据本发明的图4的DSM中，每个积分器段包括：具有三个输入端的加法器61、62、63；连到积分器71、72、73上的输出端；连接到加法器的第一输入端以将第一个1位信号乘以系数A1、A2、A3的第一系数乘法器a1、a2、a3；连接到加法器的第二输入端以将第二个1位信号乘以系数B1、B2、B3的第二系数乘法器b1、b2、b3；以及连接到加法器的第三个输入端以将DSM的1位输出信号乘以第三系数C1、C2、C3的第三系数乘法器C1、C2、C3。
DSM的末级包括加法器64，它具有三个输入端，该三个输入端分别连到：第一系数乘法器a4，用于将第一信号乘以第一系数A4；第二系数乘法器b4，用于将第一信号乘以第二系数B4；以及前级的积分器73的输出端上。加法器64的输出连接到量化器Q上。
中间级的加法器62、63的每一个都具有一个第四输入端，以接收前级的积分器71、72的输出。
乘法器a1-a4，b1-b4，c1-c4都是1位乘法器，它将加到其上的1位信号乘以P位系数以产生P位乘积。
加法器61-64和积分器71-73工作在P位信号上。
P位信号以两个互补形式出现，例如由正和负数代表。
量化器Q为具有零阈值电平的比较器。量化器的负输入被编码为-1(逻辑0)，正输入被编码为+1(逻辑1)，以在输出5上产生1位输出。
第一和第二1位信号被加到输入端4A和4B上。同步电路40将第一和第二信号同步到由时钟电路41所提供的本机时钟上。同步电路可分别将两个输入信号同步到本机时钟上。时钟电路41也控制DSM的时钟。
用上面的文章所提出的方法来选择系数A1-A4、B1-B4和C1-C3，以提供：
a)电路稳定性；和
b)噪声整形。
系数C1-C3具有固定值以提供噪声整形。
系数A1-A6和B1-B4限定了输入信号的传输函数的零，并因而控制加到信号上的增益。
根据本发明的一个实施例，选择系数A1-A4和B1-B4，以由系数所限定的固定比例对第一信号和第二信号求和。这样，系数A1-A4可与对应的系数B1-B4相等。
根据本发明的另一实施例，系数A1-A4和B1-B4是可变的，以使第一和第二信号以可变的比例相混合。可变的系数A1-A4、B1-B4是由系数发生器42产生的。发生器42可以是系数存储器，以存储可由可变寻址装置根据控制信号CS寻址的成组的系数。
系数发生器42还可以是微机，以根据控制信号产生系数。
图4的DSM可被用来处理音频信号。见图5，音频信号混合器包括两输入信号混合器50-53，其每一个都为图4所示的带可变系数发生器42的DSM。混合器对(50、51和52、53)的输出馈给加法器54和55，该加法器包括如图4所示的带固定系数A1-A4和B1-B4的DSM。最后的加法器56类似于加法器54或55。
当如图5所示将DSM级联时，需要提供级间滤波器以防止可能影响DSM的稳定性的噪声增加。这种级间滤波器可按共同申请的英国专利申请9624674.9或9624673.1公开的方法来提供。
在系数A1-A4、B1-B4和C1-C4固定的情况下，在DSM每级中系数乘法器A1、B1、C1和加法器61的组合可由存在ROM中的查寻表实现。对于每个被1位信号所乘的系数A1、B1、C1来说，仅有两个结果+A1、-A1、+B1、-B1和+C1、-C1。这些结果的各种附加组合被存储在ROM中，并在这之后可由1位信号简单地寻址。
对于共同申请的英国专利申请9624643.4描述的装置来说，各种系数都可用。
为完全起见，图6示出积分器71、72或72的实例。积分器包括加法器600和延迟元件610。延迟元件610的输出反馈给加法器以累加积分器的结果。每级的加法器61、62、63除查寻表被运用的情况外也可被用作加法器600。