时钟信号控制方法及其装置 本发明涉及一种时钟信号的控制方法及其装置。
现有的时钟信号倍增电路，例如，如图21(ISSCC Digest of TechnicalPapers pp.216-217,Feb.1996,USP5,422,835,USP5,530,837)所示，4倍增时，由4组延迟电路301、302、303、304和计数器310构成。并且，第1一第4延迟电路301、302、303、304分别由第1-第4切换器305-308选择其输出端子，4组延迟电路301-304串联相接。
然后，从外部输入的第1时钟311和通过4组延迟电路列301-304的第5时钟315在相位比较器309处进行比较，根据其比较结果向计数器310传送UP信号316或DOWN信号317，从计数器310向切换器305-308输出控制信号318，使得第1时钟311和第5时钟315的相位相等进行调整。
在此，由于将4组延迟电路301-304的延迟时间调整为相等，因此其延迟时间也相等，第1时钟311、第2时钟312、第3时钟313、第4时钟314的时间差相等，其时间差为时钟周期的1/4。因此，通过将第1时钟311、第2时钟312、第3时钟313、第4时钟314合成，可以得到4倍增的时钟。
作为倍增时钟信号的电路，可以使用锁相环(PLL)。如图22所示，在锁相环中，从压控振荡器322的输出利用分频器323进行分频，其分频信号与外部时钟信号324在相位比较器319进行比较，其比较结果作为UP信号325或DOWN信号326经过电荷泵320以及环滤波器321输入到电压控制振荡器322，根据该信号控制电压控制振荡器322，将电压控制振荡器322的输出分频后的时钟调节使其与外部时钟324有相同的频率。这样，电压控制振荡器322将输出分频数的逆倍数的倍增时钟327。
但是，图21所示构成的电路中，通过串联相接的延迟电路的信号与外部时钟要进行数十次以上的比较，每进行一次比较还要逐步校正延迟差、相位差，而图22所示构成的电路中，为了让分频电压控制振荡器输出得到的时钟与外部时钟有相等的频率，要进行数十次以上的调整并要逐步校正延迟差、相位差，因此在获得倍增地时钟之前需要等待数十个以上的时钟脉冲，存在着不利于高速化的问题。
而且，图21以及图22所示的电路，基本上只能使用时钟控制，不可能作为可变延迟的延迟电路使用。
本发明的目的是要提供一种可以实现高速化、并且可以作为可变延迟电路利用的时钟信号控制方法及其装置。
为了达到上述目的，有关本发明的时钟信号控制方法是，将外部时钟倍增的时钟信号控制方法，将外部时钟分频为多相时钟，将分频后的上述多相时钟的不同相位的脉冲沿的输入时间差进行分割的方法。
又，有关本发明的时钟信号控制方法是，将外部时钟倍增的时钟信号控制方法，将外部时钟分频为多相时钟，将分频后的上述多相时钟的不同相位的脉冲沿的输入时间差进行分割，将上述分割后的不同相的时钟进行多重化，倍增上述外部时钟的相的方法。
又，有关本发明的时钟信号控制装置，具有分频器、多相时钟倍增电路，是倍增时钟的相的时钟信号控制装置，上述分频器将外部时钟分频为多相时钟，上述多相时钟倍增电路包括将上述多相时钟中的不同相位时钟的不同相的脉冲进行n分割的时间差分割器、同一相的脉冲进行n分割的时间差分割器、将上述n分割后的不同相的脉冲进行多重化的多重化电路，输出倍增后的多相时钟的装置。
又，具有时钟合成电路，该时钟合成电路合成从上述多重化电路输出的多相时钟，生成单相的时钟。
又，上述多相时钟倍增电路由多个串联相接。
又，上述时间差分割器将2输入的时间差进行任意比率的分割。
又，上述时间差分割器由不同门限幅度的MOS型三极管和不同容量的电容元件组合而成。
又，通过调整上述门限幅度以及电容容量，可以任意设定倍增和倍增的比率。
下面对附图进行简要说明。
图1为表示有关本发明实施方案的时钟信号控制装置的电路构成图。
图2为表示本发明实施例1的电路构成图。
图3为表示本发明实施例1的动作时序图。
图4为表示应用本发明实施例1的二相时钟倍增电路图。
图5为表示应用本发明实施例1的二相时钟倍增电路的动作时序图
图6为表示应用本发明实施例1的时间差分割器的电路图。
图7为表示应用本发明实施例1的时间差分割器的电路图。
图8为表示应用本发明实施例1的时间差分割器的具体例的电路图。
图9为表示应用本发明实施例1的时间差分割器的具体例的电路图。
图10为表示应用本发明实施例1的4组时间差分割器的动作时序图。
图11为表示应用本发明实施例1的多重化电路的具体例的电路图。
图12为表示本发明实施例2的电路构成图。
图13为表示本发明实施例2的动作时序图。
图14为表示应用本发明实施例2的4相时钟倍增电路的具体例的电路图。
图15为表示应用本发明实施例2的4相时钟倍增电路的动作时序图。
图16为表示应用本发明实施例2的时间差分割器的具体例的电路图。
图17为表示应用本发明实施例2的时间差分割器的具体例的电路图。
图18为表示应用本发明实施例2的时间差分割器的动作时序图。
图19为表示应用本发明实施例2的脉冲宽度校正电路的具体例的电路图。
图20为表示应用本发明实施例2的多重化电路的具体例的电路图。
图21为表示现有例的倍增时钟信号的电路，应用延迟电路时的电路图。
图22为表示现有例的倍增时钟信号的电路，应用PLL时的电路图。
图中：
1-外部时钟，2-分频器，3-多相时钟，4、4a1～4a8-时间差分割电路，5-多相时钟倍增电路，6-周期检测电路，7-控制信号，8-时钟合成电路，9a-多相时钟，9b-倍增时钟，9c-时钟。
下面根据附图说明本发明的实施方案。
图1为表示本发明一实施方案的构成图。
图中，有关本发明实施方案的时钟信号控制方法，是将外部时钟倍增，外部时钟1分频为多相时钟3，将与分频后的多相时钟3有不同相位的脉冲沿的输入时间差进行分割，或者将分割了的不同相位的时钟9c进行多重化，倍增外部时钟1的相。
实施有关本发明实施方案的时钟信号控制方法的装置包括有分频器2、多相时钟倍增电路5和时钟合成电路8。
分频器2作成将外部时钟1分频为多相时钟3。多相时钟倍增电路5作成包括有将多相时钟3中不同相位时钟的不同相的脉冲n分割的时间差分割器4a、将同相的脉冲n分割的时间差分割器4a、将n分割后的不同相的脉冲9c多重化的多重化电路4b，并输出多相时钟9a。时钟合成电路8作成将从多重化电路4b输出的多相时钟9a合成后生成单相的时钟9b。在此，时间差分割器4a并联相接。
在图1中，外部时钟1分频为多相时钟3，分频后的多相时钟3的不同相位脉冲沿的输入时间差由时间差分割电路4a进行分割，将分割后不同相的时钟9c多重化，倍增外部时钟1。这样，倍增了多相时钟的相。
下面，用图说明有关本发明实施方案的时钟信号控制装置的具体例。
实施例1
图2作为实施例1，表示有关本发明实施方案的时钟信号控制装置的具体例的构成图。
图2所示的使用例是将外部时钟1进行2分频后，输出将其2倍频后的2相时钟。在图2中，分频器2作成将外部时钟1进行2分频，生成2相时钟D1、D2(3)。
2相时钟倍增电路(多相时钟倍增电路)5(51～5n)是多个串联相接构成。多个2相时钟倍增电路51～5n将分频后的多相时钟3的不同相位脉冲沿的输入时间差进行分割，初段的2相时钟倍增电路51生成将分频器2输出的2相时钟D1、D2倍频后的2相时钟信号D11、D12，同样，2相时钟倍增电路52、53…5n-1是将前段的时钟D21、D22逐级倍频，在最后段的2相时钟倍增电路5n可以得到将外部时钟1进行2n倍频后的2相时钟Dn1、Dn2。
时钟合成电路8将最后段的2相时钟倍增电路5n输出的2n倍频后的2相时钟Dn1、Dn2合成，输出倍增的时钟9b。
周期检测电路6作成以外部时钟1作为输入，向各2相时钟倍增电路51～5n输出为调整负载，为校正包含在各2相时钟倍增电路51～5n中的时间差分割器的时钟周期的控制信号7。实施例1的周期检测电路6由固定段数的环振荡器和计数器构成。外部时钟1的周期中的环振荡器振荡次数由计数器进行计数，根据计数的值输出控制信号7。
2相时钟倍增电路51～5n由周期检测电路6输出的控制信号7消除特性的分散。
在图2所示的实施例1的电路中，如图3所示，将外部时钟1由1/2分频器2进行分频，生成时钟D1、D2，该时钟D1、D2由初段的2相时钟倍增电路51倍频后生成2相时钟D11、D12，同样的过程在2相时钟倍增电路52…5n重复，在最后段的2相时钟倍增电路5n得到2n倍频后的2相时钟Dn1、Dn2。该时钟Dn1、Dn2由时钟合成电路8进行合成，得到倍增时钟9b。
图3所示例中，设定n=4，外部时钟9c与外部时钟1具有同一周期，作为外部时钟1倍增后的信号获得，但并不限定n=4,n可以设定为所希望的整数。
下面，用图4说明图2所示的2相时钟倍增电路的内部构成。图2所示多组的2相时钟倍增电路52…5n均为同一构成。因而以最后段的2相时钟倍增电路5n进行说明。另外，2相时钟倍增电路5n的构成，以n=4为例。
2相时钟倍增电路5n由4组并联相接的时间差分割器4a1～4a4、2组多重化电路4b1、4b2组成。4组时间差分割器4a1～4a4将2相时钟D(n-1)1、D(n-1)2输入到2输入端，并且将控制信号7以及从相辅关系的时间差分割器4a1～4a4输出的4相时钟(9c)P1、P2、P3、P4反馈输入。
2组多重化电路4b1、4b2以从时间差分割器4a1～4a4输出的2相时钟P1、P3、和P2、P4作为输入，将其多重化，生成2相时钟Dn1、Dn2。
下面，用图5说明图4所示电路的动作。在2相时钟倍增电路5n，输入从前段输出的2相时钟D(n-1)1、D(n-1)2以及周期检测电路6输出的控制信号7，输出倍频后的2相时钟Dn1、Dn2。2相时钟倍增电路5n中将2相时钟D(n-1)1、D(n-1)2以及控制信号7输入到所有的4组时间差分割器4a1～4a4，从4组时间差分割器4a1～4a4输出时钟P1～P4，并且将时钟P1～P4反馈输入到对应的时间差分割器4a1～4a4。
如图5所示，时钟P1的上升沿由从时钟D(n-1)1的上升沿开始的内部延迟部分的延迟所决定。时钟P2的上升沿由时钟D(n-1)1的上升沿和时钟D(n-1)2的上升沿之间的时间差的时间分割以及内部延迟部分的延迟所决定。时钟P3的上升沿由从时钟D(n-1)2的上升沿开始的内部延迟部分的延迟所决定。时钟P4的上升沿由时钟D(n-1)2的上升沿和时钟D(n-1)1的上升沿之间的时间差的时间分割以及内部延迟部分的延迟所决定。
时钟P2控制输入到时间差分割器4a1的时钟P1的下降沿，时钟P3控制输入到时间差分割器4a2的时钟P2的下降沿，时钟P4控制输入到时间差分割器4a3的时钟P3的下降沿，时钟P1控制输入到时间差分割器4a4的时钟P4的下降沿。
因此，时钟P1、P2、P3、P4成为其周期与时钟D(n-1)1和D(n-1)2的周期相等，占空率大约25％的4相信号。
进一步，时钟P1和P3输入到多重化电路4b1进行多重化，并作为时钟Dn1输出。时钟P2和P4输入到多重化电路4b2进行多重化，并作为时钟Dn2输出。时钟信号Dn1和Dn2为其周期等于时钟D(n-1)1和D(n-1)2的1/2周期，占空率大约50％的2相信号。
下面用图6-图9说明在图4中使用的时间差分割器4a1～4a4的具体例。在图6-图9中，MP11、MP21、MP31、MP41为P沟道MOS型FET(以下简称PMOS),MN11、MN12、MN13、MN14、MN15、MN16、MN17、MN18、MN19、MN21、MN22、MN23、MN24、MN25、MN26、MN27、MN28、MN29、MN31、MN32、MN33、MN34、MN35、MN36、MN37、MN38、MN39、MN41、MN42、MN43、MN44、MN45、MN46、MN47、MN48、MN49为N沟道MOS型FET(以下简称NMOS),CAP11、CAP12、CAP13、CAP21、CAP22、CAP23、CAP31、CAP32、CAP33、CAP41、CAP42、CAP43为电容元件。
图6-图9所示的时间差分割器4a1～4a4均由相同的元件构成，由一个2输入NAND10、一个反相器11、一个PMOS、3组两个串联相接的NMOS以及电容元件所组成。3个NAND均为相同的门限幅度，3组NMOS的门限幅度与电容元件的容量均以1∶2∶4的比例构成。
连接方式除部分外均相同，因此先用图6、图7共同的连接方式进行说明。PMOSMP11、21的源极与电源VCC相接，3组两个串联相接的NMOSMN11～16、21～26的源极以及3个电容元件CAP11～13、21～23的每个的一电极与GND相接。PMOS MP11、21的漏极、3组两个串联相接的NMOS MN11～16、21～26的漏极以及与3个电容元件CAP11～13、21～23相接的NMOS MN17～19、27～29的电容CAP11～13、21～23的另一侧的电极，所有都连接到一个共同的节点(图6中为N12，图7中为N22)上。该节点与反相器11相接。3组两个串联相接的NMOS MN17～19、27～29的门极、以及PMOS MP11、21的门极与2输入NAND10的输出相接。将控制信号7输入到与电容元件相接的NMOS MN17～19、27～29的门极，由控制信号7可变共同节点的负载。在本实施例中，由于NMOSMN17～19、27～29和电容元件CAP11～13、21～23为按1∶2∶4的比率构成，所以可以进行8级调整。只有与3组两个串联相接的NMOS的GND较远侧的3个NMOS的门极的连接在图6、图7中不相同。图6中，NMOSMN11的门极与GND相接，在MN12、MN13的门极上输入时钟D(n-1)1。图7中，在NMOS MN21的门极上输入时钟D(n-1)1，在MN22、MN23的门极上输入时钟D(n-1)2。
下面用图10说明时间差分割器4a1～4a4的内部动作。图6和图8所示的时间差分割器4a1、4a3除输入信号以外，为相同的构成，图7和图9所示的时间差分割器4a2、4a4除输入信号以外，为相同的构成。以图6和图7所示的时间差分割器4a1、4a2进行说明。
关于图6所示的时间差分割器4a1的内部动作，由于图10的从t1到t3的期间为1周期，图10表示了在这1周期的期间内的内部节点波形图。首先说明时钟P1的上升时序。由于时钟D(n-1)1的上升沿将节点N12的电荷引出到NMOSMN12、MN13，当节点N12的电位达到反相器11的阀值时，从反相器11输出的时钟P1的沿上升。如果以达到反相器11的阀值时引出所必要的节点N12的电荷为CV,NMOSMN12、MN13的电荷引出电流值分别为I，从时钟D(n-1)1开始以2I的电流引出CV的电荷量的结果，即CV/2I表示了从时钟D(n-1)1的上升沿开始到时钟P1的沿上升的时间。
时钟P1的下降时序，由于2输入NAND10的输出为LOW时，PMOS MP11导通，节点N12充电为HIGH。在2输入NAND10输入有时钟D(n-1)2和时钟P2，只有当时钟D(n-1)2和时钟P2两者均为HIGH时，输出为LOW。实际上，由于时钟P2为HIGH的期间包含在D(n-1)2为HIGH的期间，因此输出的时钟为时钟P2的反相波形。当打开电源时的时钟P2初始值为不确定值，所以与时钟D(n-1)2进行逻辑运算。
关于图7所示的时间差分割器4a2的内部动作，也由于图10的从t1到t3的期间为1周期，在图10中表示了在这1周期的期间内的内部节点波形图。首先说明时钟P2的上升时序。在从时钟D(n-1)1的上升沿经过tCKn的期间里节点N22的电荷被引出到NMOS MN21，经过tCKn期间后，由于时钟D(n-1)2的上升沿将N22的剩余电荷引出到NMOS MN22、MN23，由此，当节点N22的电位达到反相器11的阀值时，时钟P2的沿上升。如果以节点N22的电荷为CV,NMOS MN21、MN22、MN23的电荷引出电流值分别为I，从时钟D(n-1)1开始tCKn期间内以I的电流引出电荷量，其余期间以2I的电流引出电荷量，其结果，即tCKn+(CV-tCKn·I)/2I=CV+tCKn/2表示了从时钟D(n-1)1的上升沿开始到时钟P2的沿上升的时间。
时钟P2的下降时序，由于2输入NAND10的输出为LOW时，PMOS MP21导通，节点N22充电为HIGH。在2输入NAND10输入有时钟D(n-1)2和时钟P3，只有当时钟D(n-1)2和时钟P3两者均为HIGH时，输出为LOW。
下面说明时钟P3、P4。由于时钟D(n-1)1的上升沿和时钟D(n-1)2的上升沿的时间差为tCKn，所以时钟P1和P3的上升的时间差为tCKn。因而时钟P2和P3的上升的时间差为tCKn/2。同样，时钟P3和P4、P4和P1的上升的时间差也为tCKn/2。因此，上述时钟P1、P2、P3和P4为25％的4相信号。时钟P1和P3、P2和P4分别由图11所示的NOR12和反相器13组成的多重化电路4b1、4b2进行多重化，形成占空比为50％的2相信号。
相对于P1的上升，为了让P2的上升为tCKn/2，必须满足节点N22的电荷在tCKn期间即使由NMOS MN21引出也达不到反相器11的阀值的条件，即CV-tCKn·I＞0。但是，tCKn在以外部时钟1的周期设计时并没有预先确定，I也会根据器件的特性有所差异。在此，CV值可以根据外部时钟1的周期以及器件特性相应变更。
正如已经说明的那样，与电容元件相接的NMOS的门极(图6中的NM17～19)输入了控制信号7，共同节点(图6中N12)的负载由控制信号7可以可变控制。在本实施例中，NMOS和电容元件均以1∶2∶4的比例构成，可以进行8级调整。而且，如同样已经说明过的那样，控制信号，在周期检测电路6中，由计数器将外部时钟1的周期中的环振荡器的振荡次数进行计数，根据计数值变化。这样的电路构成，代表外部时钟1的周期和器件特性的环振荡器的周期的相对关系进行了数码化，不仅增大了对外部时钟1的周期的动作范围，而且消除了器件特性的分散。
又，在本实施例中，2相时钟倍增电路51～5n为串联连接，各个输入为时钟D1、D2～D(n-1)1、D(n-1)2的频率逐级倍增，CV值将在2相时钟倍增电路51～5n间调整为最合适的容量值。
如以上说明，在本实施例中，将外部时钟1进行2分频，生成2相时钟，在不使用PLL、DLL等反馈电路的情况下，可以形成倍增时钟。
实施例2
图12为表示本发明实施例2的电路图。本实施例由1/4分频器2、4相时钟倍增电路5、时钟合成电路8以及周期检测电路6所构成，多组4相时钟倍增电路5(51～52)串联相连。
下面用图13说明其动作。在该电路中，外部时钟信号1由1/4分频器2进行分频，生成4相时钟Q1、Q2、Q3、Q4，由4相时钟倍增电路5a1将该Q1、Q2、Q3、Q4倍频，生成4相时钟Q11、Q12、Q13、Q14。同样的过程在4相时钟倍增电路5a2～5an重复。，得到2n倍增后的4相时钟Qn1、Qn2、Qn3、Qn4。由时钟合成电路8将该4相时钟Qn1、Qn2、Qn3、Qn4该合成，得到倍增时钟9b。
在此，周期检测电路6由固定段数的环振荡器和计数器构成。外部时钟1的周期中的环振荡器振荡次数由计数器进行计数，根据计数的值输出控制信号7，调整4相时钟倍增电路5中的负载。由该电路6可以消除电路的外部时钟周期的动作范围、器件特性的分散。
下面用图14说明4相时钟倍增电路5的内部构成。4相时钟倍增电路51～52为同一构成，在此，说明倍增输出4相时钟的电路。4相时钟倍增电路5由8组时间差分割器4a1～4a8、8组脉冲宽度校正电路4c1～4c8、4组多重化电路4b1～4b8所构成。8组时间差分割器4a1～4a8、8组脉冲宽度校正电路4c1～4c8、4组多重化电路4b1～4b8的内部电路将在后面叙述。
在此，用图14、图15说明4相时钟倍增电路5n的内部连接和动作。4相时钟倍增电路5n输入从前段来的4相时钟Q(n-1)1～Q(n-1)4和从周期检测电路6来的控制信号7，输出倍增后的4相时钟Qn1～Qn4。在4相时钟倍增电路5n中，控制信号7输入到8组时间差分割器4a1～4a8，时钟Q(n-1)1～Q(n-1)4分别输入1信号到时间差分割器4a1、4a3、4a5、4a7，而向时间差分割器4a2、4a4、4a6、4a8分别输入2信号。然后，从8组时间差分割器4a1～4a8输出8组时钟T21～T28。
如图15所示，时钟T21的上升由从时钟Q(n-1)1的上升沿开始的内部延迟部分的延迟所决定。时钟T22的上升由时钟Q(n-1)1的上升沿和时钟Q(n-1)2的上升沿之间的时间差的时间分割以及内部延迟部分的延迟所决定。时钟T23的上升由从时钟Q(n-1)2的上升沿开始的内部延迟部分的延迟所决定。时钟T24的上升由时钟Q(n-1)2的上升沿和时钟Q(n-1)3的上升沿之间的时间差的时间分割以及内部延迟部分的延迟所决定。时钟T25的上升由从时钟Q(n-1)3的上升沿开始的内部延迟部分的延迟所决定。时钟T26的上升由时钟Q(n-1)3的上升沿和时钟Q(n-1)4的上升沿之间的时间差的时间分割以及内部延迟部分的延迟所决定。时钟T27的上升由从时钟Q(n-1)4的上升沿开始的内部延迟部分的延迟所决定。时钟T28的上升由时钟Q(n-1)4的上升沿和时钟Q(n-1)1的上升沿之间的时间差的时间分割以及内部延迟部分的延迟所决定。时钟T21和T23输入到脉冲宽度校正电路4c1，在脉冲宽度校正电路4c1中，输出由时钟T21确定下降沿，由时钟T23确定的上升沿的L脉冲P21。用同样的方法生成L脉冲P21～P28。因此，时钟P21～P28为相位分别相差45度，占空比为25％的8相L脉冲群。
此后，时钟P21和相位相差180度的时钟P25经多重化电路4b1进行多重化反相，作为占空比为25％的时钟Qn1输出。同样的方法生成时钟Qn2～Qn4。因此时钟Qn1～Qn4为相位分别相差90度，占空比为50％的4相H脉冲群。时钟Qn1～Qn4的周期正好是时钟Q(n-1)1～Q(n-1)4的周期的1/2。即从时钟Q(n-1)1～Q(n-1)4生成时钟Qn1～Qn4的过程正好为2倍频。
下面用图16、图17说明时间差分割器4a1～4a8的内部电路。时间差分割器4a1～4a8具有完全相同的电路构成，在此仅对时间差分割器4a1、4a2进行说明。图16表示时间差分割器4a1、图17表示时间差分割器4a2的内部电路图。
图16和图17，除输入信号以外，全部由相同的电路构成，由1个2输入NOR，一个反相器、3组NMOS和电容元件构成。3组NMOS和电容元件均按1∶2∶4的比例构成。图中，MN51～53、61～63为N沟道MOSFET,14为2输入NOR，15为反相器，CAP51～53、61～63为电容元件。
3个电容元件CAP51～53、61～63的各个其一电极与GND相接。2输入NOR14的输出侧、以及与电容元件相接的NMOS MN51～52、61～63的电容元件不连接的一侧的电极全部连接到共同节点(图16为N51，图17为N61)上。该节点与反相器15的输入相接。在与电容元件相接的NMOSMN51～52、61～63的门极上输入控制信号7，通过控制信号7使得共同节点的负载为可变。在本实施例中，NMOS的门限幅度和电容元件的容量也均按1∶2∶4的比率构成，可以进行8级调整。
在图16和图17中仅仅2输入NOR14的输入信号不同。在图16中，给2输入NOR14输入相同的2个时钟Q(n-1)1，在图17中，给2输入NOR14输入不同的时钟Q(n-1)1和时钟Q(n-1)2。在图16中，输入时钟Q(n-1)1和控制信号7，输出时钟T21。在图17中，输入时钟Q(n-1)1、Q(n-1)2和控制信号7，输出时钟T22。
下面用图18说明时间差分割器4a1和时间差分割器4a2。
关于图16所示的时间差分割器4a1的内部动作，由于图18的从tc21到tc24的期间内动作部分即可完成，图18表示了在这1期间内的内部节点波形图。首先说明时钟T21的上升时序。由于时钟Q(n-1)1的上升将节点N51的电荷从NOR14引出，当节点N51的电位达到反相器15的阀值时，从反相器15输出的时钟T21的沿上升。如果以达到反相器15的阀值时引出所必要的节点N51的电荷为CV,NMOS分别将电荷引出的电流值为I，从时钟Q(n-1)1开始以2I的电流引出CV的电荷量的结果，即CV/2I表示了从时钟Q(n-1)1的上升沿开始到时钟T21的沿上升的时间。在时钟T21上升的时刻，时钟Q(n-1)1为LOW,2输入NOR14的输出侧的节点N51充电为HIGH。
关于图17所示的时间差分割器4a2的内部动作，也由于在图18的从ta21到ta24的期间内动作部分基本完成，在图18中表示了在这1期间内的内部节点波形图。首先说明时钟T22的上升时序。在从时钟Q(n-1)1的上升沿经过tCKn的期间里节点N61的电荷被NMOS引出，经过tCKn期间后，由于时钟Q(n-1)2的上升沿将N61的剩余电荷被NMOS引出，由此，当节点N61的电位达到反相器15的阀值时，时钟T22的沿上升2如果以节点N61的电荷为CV,NMOS引出电荷的电流值分别为I，从时钟Q(n-1)1开始tCKn期间内以I的电流引出电荷量，其余期间以2I的电流引出电荷量，其结果，即tCKn+(CV-tCKn·I)/2I=CV+tCKn/2表示了从时钟Q(n-1)1的上升沿开始到时钟T22的沿上升的时间。因此，与时钟T21的上升沿的时间差正好为tCKn/2。
在时钟T22上升的时刻，时钟Q(n-1)1和Q(n-1)2两方均为LOW,2输入NOR14的输出侧的节点N61充电为HIGH。
时钟T23～T28也可以进行同样地说明。时钟T23～T28的上升沿的时间差分别为1/2tCKn。
脉冲宽度校正电路4c1～4c8如图19所示，由反相器16和2输入NAND17组成。如前所述，生成相位分别相差45度，占空比为25％的8相L脉冲(分割信号)群P21～P28。
多重化电路4b1～4b4如图20所示，由2输入NAND18组成，如前所述，生成相位分别相差90度，占空比为50％的4相H脉冲(时钟)群Qn1～Qn4。时钟Qn1～Qn4的周期正好是时钟Q(n-1)1～Q(n-1)4的周期的1/2。
在以上所述的本实施例中，共同节点(图16为N51，图17为N61)的负载可变的必要条件，与实施例1相同，动作目的的相同容量、NMOS的组合。因此，在本实施例中，不仅可以增大外部时钟信号1的周期的动作范围，而且可以消除器件特性的分散。
如上所述，在本实施例中，将外部时钟信号1进行4分频，通过预先作出4相时钟，在不使用PLL、DLL等反馈电路的情况下就可以作成倍增时钟。而且，在本实施例中，经过4分频后，使用NAND、NOR、反相器等CMOS基本元件，具有用这些完全静态的单纯电路就可以构成倍增电路的优点。
另外，在上述实施例1、2中，仅说明了从2相时钟生成2相倍增时钟，从4相时钟生成4相倍增时钟的情况，通过将时间差分割器树状并联相接，时钟的相数可以为2相、4相、8相的指数函数增加，可以产生较高的频率成分。
根据以上说明的本发明，外部时钟分频为多相时钟，通过获取各相的中间的时间，不需要闭环构成就可以容易地生成倍增时钟。
因此，可以短缩获得倍增时钟的周期，并且可以预先预测所必要的时钟数，从而可以大幅度缩短使用倍增的时钟的等待时间。