半导体器件 本发明涉及一种控制较高电压和电流的诸如功率MOSFET(金属-氧化物-半导体场效应晶体管)和IGBT(绝缘栅双极晶体管)之类的半导体器件，而且特别涉及一种包含沿着基片上所形成沟道的侧壁的长度方向形成有沟道的绝缘栅型半导体器件。
本申请是以在日本申请的专利申请号No.平9-269202为基础，参照它将其内容包括其中。
在一般情况下，控制较高电压和电流的诸如MOSFET和IGBT之类的功率半导体通常都是以双扩散型器件的形式形成的。双扩散型器件的组成通常包括形成在半导体基片上的一层外延生长地场减弱区，与场减弱区的导电型号相反的称为基区(或体区)的一层扩散层，也就是说，其中的电流沿着与场减弱区相反的方向流动，以及与场减弱区的导电型号相同的称为源区的另一层扩散层，也就是说，其中的电流沿着与场减弱区相同的方向流动。
图1绘示用这种结构形成的作为示例的功率MOSFET。MOSFET的组成包括形成在半导体基片101上的一层场减弱区102，导电型号相反且其中的电流流动方向与场减弱区中的相反的一层称为基区的扩散层103和导电型号相同且其中的电流流动方向与场减弱区的相同的一层称为源区的扩散层104，一层栅氧化层105，一层栅电极106，一层夹层绝缘膜107，以及一层源电极108。上述结构的半导体器件一般称为平面型器件。当这样的晶体管转换至导通态时，在基片的表面上就水平排列着这种半导体器件的沟道。由于为增大集成度而缩小栅电极106的宽度受到限制，因而几乎是难以提高集成度。
图2绘示为克服上述缺陷而作出的MOSFET的改进结构。改进结构为一双扩散型的半导体器件，它包括形成在半导体基片201上的一层外延生长的场减弱区202，一层其中的电流流动方向与场减弱区202中的相反的称为基区(或体区)的扩散层203和一层其中的电流流动方向与场减弱区202中的相同的称为源区的扩散层204。而且，在此改进的半导体器件中，通过源区204以及基区203到达场减弱区202形成一沟槽。
通过形成上述的结构，由于沟道区是沿基片表面上的垂直方向形成的，即若缩短了栅电极206的宽度，也能使沟道长度得到保证，这就有可能实现更高的集成度。这一结构通常称为“沟槽型”结构。
沟槽型结构便于实现比平面型更高的集成度。然而，在性能测试中发现沟槽型器件有一缺点，就是当两种类型器件的场减弱区和基区中的杂质浓度保持在同一水平时，沟槽型器件的源和漏之间的耐压比平面型器件中的低。
为了克服低耐压的缺点，在日本专利申请的首次公布的No.平6-214628中提出过一种如图3中所示的办法。这项提议是要通过在形成得比沟槽底更深的基区303和从沟槽底面起形成的扩散区309之间形成一NPN(或PNP)结构以构建一垂直MOSFET。这一结构因基区比沟槽的底面深而减弱了沟槽底部的电场并避免了电场集中于沟槽的底部；从而有可能克报沟槽型器件的耐压低于平面器件的缺点。
如图7中所示，为了提高这一沟槽型半导体器件的大电流容量，要用作埋入的栅电极的沟槽建成实质上是扩展沟道宽度的筛眼或格状形式。然而，这些好象是沟槽的筛格的末端却似各有一“点端”的梳子尖形成在芯片的最外边缘。这就出现了在每一顶端处电场集中的问题(图5)，它需要形成如图6中所示导电类型与基区相同的一层扩散层602，延伸得比沟槽601更深。
然而，即若在沟槽601的端部形成了这样一层导电型号相同的更深的扩散层，但因在沟槽601末端的栅绝缘层最接近基片表面，它使栅绝缘层的击穿电压降低至低于芯片的其它部位。这就带来了沟槽型器件的击穿电压低于平面型器件的问题，即若在两种器件的栅绝缘层厚度相同的情况下也是如此。
因而本发明的目的是要提供一种避免在沟槽端部产生集中的电场的办法。使得在具有埋入沟槽中的栅电极的半导体器件中不致降低漏和源之间的耐压。
图1示出一常规平面型双扩散MOSFET的剖面图。
图2示出一常规沟槽型双扩散MOSFET的剖面图。
图3示出一常规沟槽型双扩散MOSFET的剖面图。
图4示出一常规沟槽型双扩散MOSFET的最外芯片边缘处的沟槽端部的平面图。
图5示出一常规沟槽型双扩散MOSFET的最外芯片边缘处的沟槽端部的剖面图。
图6示出一常规沟槽型双扩散MOSFET的最外芯片边缘处设置的一深井的剖面图。
图7示出一常规沟槽型双扩散MOSFET的最外芯片边缘处的沟槽端部的剖面图。
图8示出本发明沟槽型双扩散MOSFET的最外芯片边缘处的沟槽端部的剖面图。
图9示出本发明第一实施例的沟槽型双扩散MOSFET的最外芯片边缘处的沟槽端部的剖面图。
图10A至10D示出本发明第一实施例的半导体器件的生产步骤。
图11示出本发明第二实施例的沟槽型双扩散MOSFET的最外芯片边缘处的沟槽端部的剖面图。
图12A至12D示出本发明第二实施例的半导体器件的生产步骤。
由于顶端会造成电场集中，本发明的目的是要通过消除每一沟槽末端处的特殊结构提高栅绝缘膜的绝缘性能。实际上，如图8中所示，本发明的半导体器件设有一边缘沟槽，用以将每一沟槽的末端与所有其它的相连，以便消除沟槽顶端的特殊结构；从而提高源和漏之间的耐压并显著提高栅绝缘膜的绝缘性能。
图9示出本发明半导体器件的剖面图。在图9中，在有第一导电类型的半导体基片901的背面上形成漏电极(未示出)，并在基片901的上侧形成有第一导电类型的场减弱区902以及有第二导电类型且其电流沿着与第一导电类型区的相反方向流动的基区903。在半导体器件表面上的基区903内侧形成有第一导电类型的源区904。从表面起朝着基片表面穿过源区904和基区903到达电场减弱区902形成沟槽。沟槽中填有形成晶体管栅电极906的材料并用二氧化硅之类的绝缘材料905使沟槽的侧壁和底面与栅电极906隔离。
位于半导体芯片的晶体管芯片边缘处的每一格状沟槽末端与为连接各个独立单元晶体管的格状槽末端而设的边缘沟槽中所填的栅电极材料909相连。源区904与用金属之类的导电材料制成的源电极908相连，而源电极908与基区保持在同一电位上。源电极908与栅电极906则由一层夹层绝缘膜907相互隔离。从而，如前所述，构建成分别设有栅电极、源和漏的MOS晶体管。
后面参照附图对本发明第一实施例的运行进行描述。当在图9中所示MOS晶体管漏电极和源电极之间加一电压时，若是栅和源电极之间的电位差超过MOS晶体管的阈值电压，晶体管就被打开。当在源和漏电极之间加上电压时，若是电位差为零，此时的MOS晶体管就处于闭态。
加在漏和源电极之间的电压被施加到电场减弱区902和基区903之间的PN结上。也就是说，从PN结起向电场减弱区902伸展一层耗尽层，并按耗尽的长度施加电压。沟槽端部按单元晶体管等同地构建，并未产生如图5和7中所示的(用X标记表示的)电场集中点；从而，无需采用深扩散区就能提高MOS晶体管的漏和源之间的耐压。
当保持漏和源电极处于同一电位的同时在栅和源电极之间加上电压时，若栅绝缘膜905是由热氧化制成的，则电场超过8MV/cm就会发生击穿。在如图5和7所示的常规结构中，由于电场集中在端部，沟槽末端最象要遭受击穿。与此相反，由于在本实施例中消除了产生电场集中的部位，就有可能提高MOS晶体管的栅和源电极之间的耐压。
图10绘示将本发明应用于要求漏和源之间有30V耐压的N沟道增强型功率MOSFET的生产步骤。
首先，在具有0.001-0.006Ωcm电阻率的掺砷N型基片上生长一层具有电阻率为0.3-0.6的N型外延层。这一层N型外延层形成电场减弱区1002〔图10(A)〕。
随后，经过光刻，在要设置栅电极位置处选择性形成0.5至1.5μm宽度和1.0至2.0μm深度的沟槽。每一沟槽的末端由位于芯片边缘的最外沟槽1009相连；用以消除前述的“顶端”。沟槽的内壁然后用由热氧化形成的500埃厚度的薄膜覆盖。这一层500埃的热氧化膜用于MOS晶体管中的栅绝缘膜1005。随后，在其中形成8000埃厚度的多晶硅膜并经热扩散向多晶硅膜中扩散磷以形成一层N型多晶层。通过各向异性刻蚀去除半导体基片上的N型多晶硅膜，留下沟槽中的N型多晶硅。留在沟槽中的N型多晶硅膜用于MOS晶体管的栅电极〔图10(B)〕。
通过在基片表面上(电场减弱区的表面上)进行离子注入并通过随后进行的热处理，设在电场减弱区上的一层要用于基区1003的扩散层在1.0至1.9μm深度处形成一PN结。而后通过利用光刻技术进行BF2的选择性离子注入并通过随后的热处理在1.0至1.9μm深度处形成PN结确定一层用于后背栅接触区1010的扩散层。而且，通过利用光刻技术进行选择性砷的离子注入并通过随后的热处理在1.0至1.9μm深度处形成PN结设置一层用于源区的扩散层〔图10(C)〕。
随后，生长PSG(磷硅玻璃)形成6,000至10,000埃深度的薄膜，并利用光刻技术进行各向异性的选择刻蚀去除这层生长层露出后背栅接触区1010和源区1004的表面。刻蚀之后留下的PSG膜被用作夹层绝缘膜1007〔图10(D)〕。
通过溅射淀积3.0至5.0μm厚度的铝金属膜，并通过各向异性选择刻蚀去除留下的部分形成源电极1008(图9)。
当通过使栅和源之间短路保持晶体管处于闭态的同时在这样形成的功率MOSFET的源和漏之间加一电压时，此电压就充载到基区903和电场减弱区902之间的PN结上，而且此电压同样也是充载到向电场减弱区902中伸展的耗尽层上。
本发明的功率MOSFET没有沟槽的“顶端”，这样在晶体管芯片的边缘处就不会出现电荷聚集和电场集中。此外，由于本发明的MOSFET不含有常规器件中的顶端，当在栅和源之间加一电压时，尽管电压是加在栅氧化膜上。也不会在晶体管芯片边缘处产生电场集中。
图11示出本发明第二实施例的剖面图。如图11中所示，在基片1101的背侧设置有第一导电类型的漏电极(未示出)。在基片1101的上表面上形成第一导电类型的电场减弱区1102和与第一导电类型相反的第二导电类型的基区1103。在基片表面的基区内形成第一导电类型的源区1104。从顶部起朝着基片的后背面穿过源区1104和基区1103到达电场减弱区1102形成一沟槽。沟槽充填有用作栅电极1106的材料。栅电极的顶部和沟槽的内壁及底壁用氧化硅之类的绝缘材料1105隔离。沟槽的内壁经在1000℃下的高温氧化制造得光滑。晶体管边缘处的沟槽末端用设于晶体管边缘的一边缘沟槽1109相连。边缘沟槽1109是用填入边缘沟槽中的栅电极材料将分别的沟槽末端连接起来的。在基片表面的源区1104与由象金属的材料制成的源电极1108相连，而且将源电极1108与栅电极保持于相同的电位。源电极1108与基区电极由夹层绝缘膜1107分隔开。MOS晶体管就按照上面所说明的形成。
接着，在后面对本发明第二实施例的半导体器件的运作进行描述。
当在图11中所示的MOS晶体管漏和源电极之间加一电压时，只要栅和源电极之间的电位差超过阈值电压，MOS晶体管就被打开。即使当漏和源电极之间加一电压时，只要栅和源电极之间的电位差为零(同一电位)，本发明的MOS晶体管就保持在闭态。
加在漏和源电极之间的电压由电场减弱区1102和基区1103的PN结共占。也就是说，耗尽层伸向电场减弱层1102，而电压则由耗尽层长度占有。本发明的沟槽末端与单元晶体管中的相同，而且没有造成电场集中的顶端(用X标记表示)；从而，就有可能提高MOS晶体管的漏和源之间的耐压。
反过来的情况是，当漏和源电极两者保持于同一电位，并当栅和源电极之间加上电压时，若是栅绝缘膜1105是经热氧化制成的，则在电压高于8MV/cm时击穿。在常规结构中，如图5和7中所示，电场集中在沟槽末端。然而，本发明的器件没有可以出现电场集中的位置，而且在栅绝缘膜1105形成之前经热氧化使沟槽内侧光滑，这样就有可能进一步提高栅和源之间的耐压。
实验表明，即使沟槽型MOSFET的沟槽内侧的栅氧化层所形成的条件与平面型MOSFET制造中形成500埃栅氧化层的条件一样，只要沟槽中存在特殊点，氧化膜的绝缘耐压就要下降约30％至50％。然而，由于本发明的器件没有这样的特殊点，栅氧化层的绝缘耐压几乎与平面型MOSFET的情况相同。
图12示出应用本发明所提供的具有漏和源之间30V耐压的N沟道增强型功率MOSFET的生产步骤。
在具有0.001至0.006Ωcm电阻率的基片上用砷掺杂生长一层5至10μm厚度具有0.3至1.0Ωcm电阻率的外延层。这一层N型外延层用作电场减弱层1202〔图12(A)〕。
随后，用光刻技术形成1.1至1.9μm深度和0.5至1.5μm宽度的沟槽，并使每一沟槽的末端与最外边缘的沟槽1209相连。在通过1000℃下的高温氧化使沟槽内壁光滑之后，去除经氧化形成的氧化层。然后形成500埃的热氧化膜。这层500埃的热氧化膜用作MOS晶体管的栅绝缘膜1205。生长一层厚度达8000至12000埃的多晶硅层，并经热扩散向多晶硅层中扩散磷，形成N型多晶硅层。在经各向异性刻蚀之后，去除N型硅层只留下沟槽内的多晶硅层。留在沟槽内的多晶硅层用作MOS晶体管的栅电极1206〔图12(B)〕。向基片表面(在电场减弱区的表面上)〔图10(D)〕进行硼离子注入，并经随后的热处理，在电场减弱层上形成用于基区1203的扩散层，提供一深度1.1至1.9μm的结。通过选择性的BF2离子注入及随后的热处理在基区1203内形成用于基区接触区1210的扩散层，提供一厚度为0.3至0.6μm的结。而且，利用光刻技术进行选择性砷离子注入，并在随后进行热处理形成用于源区1204的扩散层，提供厚度为0.3至0.6μm的结〔图12(C)〕。
随后，生长一层6,000至10,000埃厚度的PSG薄膜，并利用光刻技术进行各向异性的选择刻蚀去除薄膜露出后背栅接触区1210的表面和源区1204的表面。将刻蚀之后留下的PSG膜用作夹层绝缘膜1207〔图12(C)〕。
接着，通过溅射形成3.0至5.0μm厚度的铝金属膜形成源电极1208和栅电极，而后通过利用光刻技术的反应离子刻蚀(RIE)方法进行各向异性选择刻蚀去除铝膜留下这些电极(图11)。
当使栅和源之间短路保持这样制造的功率MOSFET处于闭态的同时在此晶体管的漏和源之间加一电压时，此电压就充载在栅氧化层上。然而，由于本发明的器件没有常规功率MOSFET中所形成的顶端而且由于沟道内壁经高温氧化而变得光滑，本发明的器件就不可能在单元晶体管最外边缘处的栅氧化层中出现电场的集中，这就提高了栅氧化层的击穿电压。
如上所述，本发明提供了一种半导体器件，它在芯片最外边缘处的沟槽末端连接在一边缘沟槽中以消除沟槽末端的顶端状特殊结构，使漏和源之间的耐压能获增高并使栅绝缘层的绝缘性能得到显著改进。