搭载有DRAM的半导体集成电路 本发明涉及把DRAM和CPU集成在同一个半导体芯片上形成的搭载有DRAM的半导体集成电路。
图4示出了现有的搭载有DRAM的半导体集成电路的构成，101是芯片，102是已搭载到芯片101上的CPU，103是已搭载到芯片101上的DRAM，104是已搭载到芯片101上的总线控制器，内部含有控制电路，用于进行对DRAM103的存取控制或更新控制。105是内部总线，用于把CPU102,DRAM103，总线控制器104相互连接起来。
其次，对具有图4所示构成的现有的搭载有DRAM的半导体集成电路的工作进行说明。作为CPU102对DRAM103实施的控制，例如有存取控制或更新控制。首先，对存取控制和更新控制进行说明。
存取控制
根据从CPU102对DRAM103输出的DRAM存取要求，对DRAM进行存取。在进行这一存取时，如果DRAM103支持页面模式，则进行是否已命中页面(page hit)的检查，若页面已被命中则进行使之以页面模式进行存取的控制。
根据图5示出的简化DRAM构成的模型，下边，更详细地说明该页面模式的动作。0～15表示存储单元。
要想对DRAM103进行存取，首先，需要先输入行地址(=ROW地址)，之后，再输入列(=COLUMN)地址。例如在要读出已存放在存储单元的第9号地址中的一位的数据(以下，叫做位)地情况下，地址在2进制数中将变成为‘1001’。要对DRAM103进行存取，首先，要给出行地址‘10(2进制数)’。这样一来，字线2就用行地址译码器501激活，就可以从位线0-3上读出各个存储单元8～11内的4位部分的数据。
其次，当给出了列地址‘01(2进制数)’后，就可以用列译码器502选中位线1。因此，读出存储单元9的值，被读出来的数据通过数据输入输出端子向外部输出。
如上所述，DRAM存取，行地址输入和列地址输入是必不可少的。但是，在要再次读出与上次的DRAM存取连接到同一字线上的存储单元的情况下，仅输入列地址就可以存取。例如，在读出了第9号地址的存储单元内的数据后，要读出第11号地址的存储单元的数据的情况下，由于在已经进行了第9号地址的读出，在位线上已读出了存储单元8～11，所以仅仅输入列地址‘11(2进制数)’就可以选中位线3的值，读出第11号地址的值。
但是，在上边所说的方法中，在读出存储单元内的数据的情况下，
(1)必须从第9号地址存取时到第11号地址的存取时为止，保持字线2已被激活的状态。或者，
(2)必须先把第9号地址存取时读出来的4位数据的值(8～11号地址的4位的值)锁存好，在第11号地址的存取中不必激活字线，从已锁存的值中选取一位。
把象这样的仅仅输入列地址进行高速存取的方法叫做页面模式。要想进行这种页面模式的存取，先要检查上次的DRAM存取的行地址与本次存取的行地址是否一致。如果一致(以下，叫做页命中)就可以在页面模式下进行存取。如果不一致(以下，叫做缺页)，就必须进行通常的存取(以下，叫做正常存取)。
更新控制
用从内装计数器输出的计数器数据对根据以一定的间隔发生的更新要求执行的更新动作进行控制。
另一方面，在搭载有DRAM的半导体集成电路中，还必须进行总线控制功能的测试和DRAM测试。以下，对总线控制功能的测试和DRAM测试进行说明。
总线控制功能的测试
在芯片上总线控制功能的测试中，还包括存在各种总线存取要求之间的竞争，或其与更新要求之间的竞争之类的情况下，确认进行了正确的动作。上述更新要求，在正常动作时，只要以一定的间隔发出要求就足够了。
但是，在总线控制功能的测试中，需要总线存取要求与更新要求协调一致地发生，或相反地需要考虑不产生更新要求的同时总线存取要求相互之间的竞争。在更新要求只能以一定间隔输出，不能以任意的间隔输出的情况下，定时的协调一致就将变得困难，或者必须等到产生更新要求时才能进行测试，这将成为测试程序的开发期间或测试的执行时间变长的原因。
DRAM的测试
图6示出了DRAM103的一部分电路构成图，晶体管T1～T3跨接在位线B和字线W1～W3上，各个晶体管T1～T3上已连接上电容器C1～C3。在该DRAM103的测试中，有一个叫做‘读出干扰(Read Distub)测试’的测试项目。
读出干扰测试的目的
图6内的用粗线表示的字线W2若被频繁地存取(选择)，则在相邻的未选的字线W1、W3上边，将会发生噪声。在这种情况下，尽管未被存取，已连接到相邻的字线W1、W3上的存储单元的晶体管T1、T3却微妙地导通，电容器C1、C3的充电电荷放电，所存放的数据就有可能发生由‘1’变为‘0’这样的失效。用于检测这种不合格的测试，就是‘读出干扰测试’。
该读出干扰测试的实施内容，在下边用图7进行说明。首先，如图7(1)所示，向DRAM的所有的位中写入规定的初始值数据。其次，如图7(2)所示，把ROW(行)地址=0的所有的位在一定的时间期间，连续地重复读出。即，在作出了频繁地对字线进行存取的状态后，如图7(3)所示，进行更新。
接着，如图7(4)所示，使ROW地址顺次增1，对ROW地址=1～ROW地址=3，重复进行上述图7(2)～(3)的动作，直到ROW地址达到最大值。之后，在图7(5)中，读出DRAM的所有的位的值并检查是否与在图7(1)中所设定的初始值一致。
其次，如图7(6)所示，使DRAM的所有的位的初始值反转同样地进行上边说过的图7(2)～(5)的动作。
在上述读出干扰测试中所必须的操作
上述图7(2)的动作，需要对同一字线连续重复进行激活和非激活(=需要进行字线的电位上升下降)。然而，在支持页面模式的DRAM中，在与上次的存取变成为同一字线的(=将变成ROW地址的)存取中，将变成为页命中，字线将变成为或者保持激活状态不变，或者保持未激活状态不变。
此外，图7(2)的动作，即使不进行更新也需要花可以保持值的最大的时间来进行，当然由于在其间不能放进更新，所以需要以任意的定时执行更新的功能。
在进行这种测试时，使DRAM103的接口端子103a～103c与总线控制器104断开并连接到外部端子106a～106c上，使之不用总线控制器104而代之以可以从芯片的外部自由地控制DRAM103，使用存储器测试仪实施上述操作。这种模式叫做存储器测试模式。
另一方面，在半导体集成电路(以下，称之为LSI)的测试之中，有被称之为‘老化测试(burn in test)’和‘最终测试(final test)’的工序。‘老化测试’是采用使LSI在高温，高电压下动作的办法，用于加速初期失效的发生，防止将发生初期故障的产品发货的一种测试。在这一‘老化测试’工序之后进行的是‘最终测试’，使用测试仪进行发货品的最终测试。
在该老化测试中使用的测试装置，存在着定时精度低，可以提供的测试图形的数目非常之少等的限制，可以测试的项目受限制，但一次可以测试许多个LSI，测试装置的价格也便宜，所以测试成本低。
对此，在最终测试中所使用的测试仪，虽然精度高且可以进行各种条件的测试，但是一次所能测试的LSI的数目少，价格也高，所以测试成本将变高。
上边说过的读出干扰测试，在图7(2)的一条字线的动作中，需要‘即使不更新也可以保持值的最大时间’。这样的时间由于比DRAM存取时间要长得多，所以读出干扰测试时间比别的DRAM测试变长，成为使测试成本上涨的原因。现在，这种读出干扰测试虽然在最终测试工序中实施，但是采用在老化测试中实施的办法，可以降低测试成本。
但是，在用于老化测试的装置中，由于提供给外部输入端子的测试图形数非常少，所以在测试程序上将产生制约。就是说，必须把测试程序作成为：如果把程序下载到芯片内部后复位，则接下来即使不从外部端子输入测试图形，CPU也执行命令，在芯片上边随意地运行。
在读出干扰测试的情况下，如上所述，由于需要与正常动作不同的操作，所以必须在上述存储器测试模式中从外部端子输入图形。由于不能仅仅用CPU的执行来进行测试，所以不能进行在老化测试工序中进行的测试。
由于现有的搭载有DRAM的半导体集成电路如上述那样地构成，所以，不可能以任意的时间间隔控制更新要求，同时，也不能抑制页面模式动作。因此，存在着测试程序的编制很麻烦，测试很费时间的问题。
此外，由于在存储器测试模式下必须从外部输入图形，所以在测试成本便宜的老化测试工序中，存在着不能进行读出干扰测试的问题。
本发明就是为了解决上述问题而发明的，目的是得到一种测试程序的编制容易，且可以降低DRAM测试成本的搭载有DRAM的半导体集成电路。
本发明的搭载有DRAM的半导体集成电路具备具有下述部分的更新控制装置：强制要求更新部分，可以把更新要求间隔任意地变更设定到通过内部总线相互连接起来的与CPU和DRAM一起集成于同一芯片上的总线控制器中；强制性地禁止上述更新要求的要求更新禁止部分。
本发明的搭载有DRAM的半导体集成电路更新控制装置，具备：强制要求更新部分，可以用执行CPU命令的办法进行存取，用由该CPU已写入的值开始计数的更新计数器的输出，以与固定时间间隔不同的定时，输出更新要求；更新要求禁止部分，用可以用上述CPU执行命令的办法进行存取的寄存器的输出，禁止更新要求。
本发明的搭载有DRAM的半导体集成电路更新控制装置，具备：强制要求更新部分，用可以用执行CPU命令的办法进行存取的寄存器的输出，以与固定时间间隔不同的定时输出更新要求；更新要求禁止部分，用可以用执行CPU命令的办法进行存取的寄存器的输出，禁止更新要求。
本发明的搭载有DRAM的半导体集成电路更新控制装置，具备：强制要求更新部分，可以用执行CPU执行命令的办法进行存取，用由该CPU已写入的值开始计数的更新计数器的输出，以与固定时间间隔不同的定时，输出更新要求；更新要求禁止部分，可以从外部端子进行控制。
本发明的搭载有DRAM的半导体集成电路更新控制装置，具备：强制要求更新部分，用可以用执行CPU命令的办法进行存取的寄存器的输出，以与固定时间间隔不同的定时输出更新要求；更新要求禁止部分，可以从外部端子进行控制。
本发明的搭载有DRAM的半导体集成电路，在同一芯片集成有通过内部总线相互连接起来的CPU和DRAM及总线控制器的搭载有DRAM的半导体集成电路中，在上述总线控制器中，具备有：可以任意地变更设定更新要求间隔的强制更新要求部分；强制性地禁止上述更新要求的更新要求禁止部分；及页面模式禁止部分。
本发明的搭载有DRAM的半导体集成电路的页面模式禁止部分，具有用可以用执行CPU命令的办法进行存取的页面模式禁止寄存器的输出禁止页面模式的页面模式禁止部分。
本发明的搭载有DRAM的半导体集成电路的页面模式禁止部分，具有可以从外部端子进行禁止的页面模式禁止部分。
图1是本发明的实施例1的搭载有DRAM的半导体集成电路的构成图。
图2是表示实施例1中的总线控制器的构成的框图。
图3是表示实施例2中的总线控制器的构成的框图。
图4是现有的搭载有DRAM的半导体集成电路的构成图。
图5是使DRAM的构成简化后的模型图。
图6是DRAM的局部的电构成图。
图7是DRAM的读出干扰测试的顺序图。
以下说明本发明的实施例。
实施例1
图1是示出了本发明的实施例1的搭载有DRAM的半导体集成电路的构成图，1是芯片，2是已搭载到芯片1上的CPU，内部已备有数个寄存器，在执行装入命令(把存储器上边的数据读出来后存放到寄存器上去的命令)，存储命令(把寄存器的数据存放到存储器中的命令)，传送命令(进行在寄存器之间的传送的命令和把即值存放到寄存器中去的命令)，加法命令(进行寄存器-寄存器间的加法运算的命令)，转移命令(无条件转移命令和条件转移命令)等的基本命令的同时，还可以通过总线控制器5进行芯片外的DRAM3、ROM4、总线控制器5中的寄存器的存取。
3是已搭载到芯片1上的DRAM，支持页面模式。当来自总线控制器5的更新要求信号变成‘1’的时候，就进行DRAM的更新。
4是已搭载到芯片1上的ROM，5是已搭载到芯片1上的总线控制器，该总线控制器5对芯片内/外一起进行所有的总线存取控制，对DRAM3的更新要求，DRAM3的存取控制和页命中/缺页判定等等。6是使CPU2,DRAM3,ROM4，总线控制器5相互连接的内部数据总线。
图2是表示上述总线控制器5的构成的框图。在图2中，7是更新控制部分，13是页面模式禁止部分。更新控制部分7具有可以用执行CPU2命令的办法进行存取的更新计数器8，对该更新计数器8的各个输出进行逻辑操作的NOR门电路9，可以用执行CPU2命令的办法进行存取的更新要求禁止寄存器10，反相器11，对NOR门电路9和反相器11的输出进行逻辑操作的AND门电路12。
其中，上述更新计数器8和NOR门电路9构成强制更新要求部分，而上述更新要求禁止寄存器10，反相器11则构成更新要求禁止部分。
此外，上述页面模式禁止部分13具有可以用执行CPU2命令的办法进行存取的页面模式禁止寄存器15，反相器16，对输入地址信号的页面命中检测电路14的输出和反相器16的输出进行逻辑操作的AND门电路17，来自该AND门电路17的页面模式要求信号输入到DRAM存取控制电路18中去。其中，上述反相器16和AND门电路17构成页面模式禁止部分。
其次，对实施例1的搭载有DRAM的半导体集成电路的动作进行说明。
更新控制
为了继续保持数据，DRAM3必须在一定期间内进行更新。总线控制器5具有计数器，以一定的间隔对DRAM3输出更新要求信号。在正常的动作下，更新计数器8的值进行减1计数，并在每当变为全0时对DRAM3输出更新要求信号。
在测试时，可以或者使更新要求禁止信号寄存器10的输入变成‘1’停止更新要求信号的输出，或者改变更新计数器8的预置值，以任意的定时输出更新要求信号。
以下，对与更新控制有关的资源及其动作进行说明。
首先，更新计数器8在复位时使计数值初始化为全‘1’。更新计数器8的值对每一个时钟脉冲进行‘-1’计数。当更新计数器8的值变成为‘0’时，全‘0’检测信号将变成‘1’。其值已变成了全‘0’的更新计数器8在下一个时钟处被设定为全‘1’。
由于更新计数器8可以用CPU2的存储命令进行写入，所以，当CPU2执行存储命令向更新计数器8中置入任意的值后，就从该预置值开始进行减1计数。
更新要求禁止寄存器10在复位时初始化为‘0’。该更新要求禁止寄存器10的预置值为‘0’的情况，就把全‘0’的检测信号原样不变地作为更新要求输出。而更新要求禁止寄存器10的预置值为‘1’的情况，则不论全‘0’检测信号值是什么，都不输出更新要求。
DRAM存取控制
总线控制器5从CPU2接收到DRAM的存取要求和地址后进行DRAM存取。首先，在页命中检测电路14中，判定是否可以以页面模式进行存取，并与该判定结果对应地用DRAM控制电路18生成DRAM存取控制信号。在测试时，则使页面模式禁止寄存器15的预置值变成‘1’，使得总是可以执行在缺页状态下的DRAM的存取。
其次，说明与DRAM的存取控制有关的资源及其动作。
页命中检测电路14，保持着上次进行存取的ROW地址，并与本次存取要求的ROW地址进行比较，如果一致，则使页命中信号变成‘1’。如果不一致，则使页命中信号变成‘0’。对于复位、更新的下边的存取，则使页命中信号变成‘0’。
DRAM存取控制电路18，根据来自CPU2的DRAM存取要求，生成对DRAM的存取控制信号。在存取要求时，在页面模式要求信号为‘1’的情况下，就进行页面模式存取，在存取要求时，在页面模式要求信号为‘0’的情况下，就进行正常模式存取。
页面模式禁止寄存器15可以使用存储命令进行来自CPU2的写入，在复位时初始化为‘0’。在页面模式禁止寄存器的值为‘0’的情况下，页面命中信号的值照原样不变地作为页面模式要求信号输出到DRAM存取控制电路18。在页面模式禁止寄存器值为‘1’的情况下，页面模式要求变成‘0’，与页命中信号的值无关。
如上所述，倘采用本实施例1的搭载有DRAM的半导体集成电路，由于可以任意地变更设定更新要求间隔，同时，还可以禁止该更新要求，所以易于作成总线存取要求与更新要求的竞争条件，得到可以使总线控制的测试程序的开发变得容易的同时，还可以缩短测试时间的效果。此外，由于已能够进行页面模式禁止，所以将变成为能够用测试费用低廉的老化工序进行读出干扰测试，使得在更低的费用的测试工序下进行的测试变成为可能，从而，得到可以削减芯片的测试费用的效果。
实施例2
图3的框图示出了本发明的实施例2的搭载有DRAM的半导体集成电路内的总线控制器50的构成。在图3中，19是连接到内部数据总线6上，作为可以用CPU2执行命令的办法进行存取的强制更新要求部分的强制更新要求寄存器，20是输入AND门电路12的输出和强制更新要求寄存器19的输出的OR门电路，21、22是用于分别从外部控制反相器11、16的外部端子，50是总线控制器，80是更新计数器。70是具有NOR门电路9，反相器11，AND门电路12，强制更新要求寄存器19，OR门电路20和更新计数器80等的更新控制部分。其中，反相器11构成了更新要求禁止部分。
130是页面模式禁止部分，由反相器16和AND门电路17构成。在实施例1的搭载有DRAM的半导体集成电路内的页面模式13中，虽然具有可以用CPU2的命令存取的寄存器15，但在实施例2中，反相器16与外部端子22相连，从(图中未画出来的)外部装置通过外部输入端子22输入与页面模式要求信号的生成有关的控制信号。
其它的构成要素与示于图12的实施例1的搭载有DRAM的半导体集成电路内的总线控制器的构成要素相同，所以对相同的部分赋予同一标号而略去其说明。
其次，说明实施例2的搭载有DRAM的半导体集成电路的动作。
用已供给到外部端子21上的更新要求禁止信号控制构成更新要求禁止部分的反相器11，禁止更新要求信号的输出。此外，用已供给到外部端子22上的页面模式禁止信号控制构成页面模式禁止部分的反相器16，禁止页面模式。
在这种构成的情况下，更新计数器80不连接到内部总线6上(不能用存储命令进行存取)。
另一方面，强制更新要求寄存器(1位)19，在复位时初始化为‘0’。在强制更新要求寄存器值为‘0’的情况下，全‘0’的检测信号值照原样不变地作为更新要求输出。在强制更新要求寄存器值为‘1’的情况下，则使更新要求寄存器值变成‘1’，与全‘0’检测信号的值无关。即，可以以任意的定时发生更新要求。
如上所述，倘采用本实施例2的搭载有DRAM的半导体集成电路，由于已把外部端子21设于总线控制器50之内，所以可以用已连接到该外部端子21上的装置，就可以任意地变更设定更新要求间隔，同时，还可以禁止其更新要求，从而得到可以禁止页面模式的效果。
实施例3
在示于图2的实施例1的搭载有DRAM的半导体集成电路内的总线控制器5中，即使做成为不用更新要求禁止寄存器10，而代之以设置示于图3的实施例2的搭载有DRAM的半导体集成电路内的总线控制器50内的、构成从外部端子21接受更新要求禁止信号的供给的更新要求禁止部分的反相器11的构成，也可以得到与实施例1、2的搭载有DRAM的半导体集成电路的情况相同的作用效果。
还有，即使做成为不用示于图3的实施例2的搭载有DRAM的半导体集成电路内的总线控制器50内的、从外部供给更新要求信号的外部端子21，而代之以设置，如示于图2的实施例1的总线控制器5的构成那样，以可以用执行CPU2命令的办法进行存取的更新要求禁止寄存器10为构成要素的更新要求禁止部分的构成，也可以得到与实施例1、2的搭载有DRAM的半导体集成电路的情况相同的作用效果。
效果
如上所述，倘采用本发明，由于已构成为在更新控制部分中，具有更新要求禁止部分和以任意的定时使之发生更新要求的强制更新要求部分，所以使停止不需要的更新要求信号的输出成为可能，总线存取要求与更新要求的竞争条件也将变得易于作成，总线控制的测试程序的开发将变得容易，且具有可以缩短测试时间的效果。
此外，倘采用本发明，由于已做成为具有上述更新控制部分和页面模式禁止部分的构成，所以可以使用CPU2来测试DRAM3。结果是，使得可以用测试成本低廉的老化测试工序进行读出干扰测试，使得用费用更低的测试工序进行测试成为可能，具有可以削减芯片的测试费用等的效果。