将非易失性存储器和逻辑件引入单亚03微米制造的方法.pdf

摘要
申请专利号：	CN98105970.8	申请日：	1998.02.20
公开号：	CN1226745A	公开日：	1999.08.25
当前法律状态：	撤回	有效性：	无权
法律详情：	发明专利申请公布后的视为撤回\|\|\|公开\|\|\|
IPC分类号：	H01L21/8239	主分类号：	H01L21/8239
申请人：	可编程微电子设备公司;
发明人：	张尚德; 李翠萍
地址：	美国加利福尼亚州
优先权：
专利代理机构：	中国国际贸易促进委员会专利商标事务所	代理人：	王永刚
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内容摘要

一种半导体制造工艺,能制造高压晶体管、逻辑晶体管以及存储单元,其中根据亚0.3微米器件几何图形的要求,逻辑晶体管的栅氧化物薄于非易失性存储单元的隧道氧化物的厚度,而不会不合乎要求地污染逻辑晶体管的栅氧化物或污染存储单元的隧道氧化物。当存储单元的隧道氧化物生长到需要的厚度后,立即在其上淀积一层作为存储单元的浮栅的多晶硅,以保护隧道氧化物不受污染,再将逻辑晶体管和高压晶体管的栅氧化物生长到需要的厚度。

权利要求书

1．一种制造具有高压区、逻辑区和存储结构的方法，其中所述高压区包
括隔离晶体管，所述逻辑区包括进行逻辑操作的逻辑晶体管，并且所述存储
区包括存储单元，所述方法包括以下步骤：
在半导体衬底的主表面上生长第一氧化层，生长的厚度适于促进电子的
隧道穿通；
在所述第一氧化层上淀积第一多晶硅层；
去掉覆盖所述高压区和逻辑区的所述第一多晶硅层和所述第一氧化层
的部分，其中覆盖所述存储区的所述第一多晶硅层和所述第一氧化层的剩余
部分分别作为所述存储单元的浮栅和隧道氧化物；
在所述存储结构上生长第二氧化层；
使用一层光刻胶掩蔽所述第二氧化层，仅露出覆盖所述逻辑区的第二氧
化层的部分；
去掉覆盖所述逻辑区的所述第二氧化层的所述部分；
去掉光刻胶层；
在所述存储结构上生长第三氧化层，其中覆盖所述高压区的所述第三氧
化层和第二氧化层的部分用做所述隔离晶体管的栅氧化物，其中覆盖所述逻
辑区的所述第三氧化层和第二氧化层的部分用做所述逻辑晶体管的栅氧化
物；以及
在覆盖所述高压区和所述逻辑区的所述第三氧化层的部分上淀积并构
图第二多晶硅层。
2．根据权利要求1的方法，其中适于促进形成电子隧道的所述厚度约为
80埃。
3．根据权利要求1的方法，其中所述第二氧化层厚度约为110埃。
4．根据权利要求1的方法，其中所述隔离晶体管的所述栅氧化层厚度约
为130埃。
5．根据权利要求1的方法，其中所述逻辑晶体管的所述栅氧化物厚度约
为65埃。

说明书

将非易失性存储器和逻辑件引入单亚0.3微米制造的方法

本发明涉及将非易失性MOS存储结构的逻辑部件、高压部件和存储单
元的制造引入到单深亚微米工艺流程的方法。

非易失性MOS存储结构一般包括三个不同的部件：存储区，包括存储
二进制信息的浮栅存储单元；逻辑区，和其它的功能一起控制对存储单元的
访问；高压绝缘区，将存储结构的选择部分与选择的存储单元的编程和删除
期间使用的高电压隔离。在以上提到的存储结构的每个区中使用的晶体管通
常要求不同的栅氧化物厚度。

浮栅存储单元的栅氧化物即，隧道氧化物的厚度通常在约80和100A之
间，以助于形成电子隧道，而提供电隔离的高压晶体管的栅氧化物通常必须
约150或更多，以便维持在浮栅存储单元编程和删除期间使用的高电压。
在存储结构的逻辑区中使用的晶体管(以下称做逻辑晶体管)的栅氧化物厚度
取决于存储结构的器件几何图形(geometry)。例如，当存储器结构的制造中使
用0.6微米过程技术时，逻辑晶体管的栅氧化物约为120，而0.5微米过程
的工艺技术要求逻辑晶体管的栅氧化物约为110。对于不同的亚0.6微米技
术，最小器件几何图形和逻辑晶体管的栅氧化物厚度之间的关系总结在下面
的表1中。

    最小晶体管尺寸(μm)
通常要求的氧化物厚度()
    0.6
    120
    0.5
    110
    0.4
    100
    0.3
    80
    0.25
    65
    0.18
    45

表1

众所周知，栅氧化物对杂质越来越敏感，因此随着栅氧化物厚度的减
少，栅氧化物要求越来越清洁的制造工艺。例如，厚度小于约100的栅氧
化物对光刻胶的曝光会导致栅氧化物的大面积的损坏，因此，导致器件性能
和可靠性的退化。因此，当需要形成含有厚度在约80-100A之间的隧道氧
化物的浮栅存储单元的存储结构时，必须注意确保在这类存储结构的制备期
间，光刻胶以及含有杂质的其它掩模结构不与隧道氧化物接触。否则，隧道
氧化物会被污染，并减少存储单元的数据保持。

同步制造MOS存储结构的高压区、逻辑区和存储区中使用的常规工艺
流程计划在生长完隧道氧化物之后，立即淀积一层多晶硅(即，存储单元的浮
栅)，以避免在隧道氧化物上形成光刻胶。下面参考图1A-1E以使用0.6微
米工艺技术制造存储结构1来介绍以这种方式操作的工艺流程。

参考图1A，存储结构1的区域A、B和C分别对应于存储结构1的高
压区、逻辑区和存储区。因此，所示衬底10被分为三个区域：高压晶体管将
形成于其上的区域10A，逻辑晶体管将形成于其上的区域10B，以及存储单
元将形成于其上的区域10C。在适当的氧化环境中在衬底10上生长厚度约
为125的均匀氧化层20。用常规方式形成并构图一层适宜的光刻胶，如图
1A所示，仅覆盖对应于存储结构1的高压区和存储区的氧化层20，即氧化
层20的区域20A和20C的那些部分。因此，对应于存储结构1的逻辑区的
氧化层20的区域20B仍然暴露着。现在参考图1B，使用例如HF或BOE(缓
冲氧化腐蚀)溶液，对存储结构1进行适当的湿浸泡(wet dip)，除去氧化层20
的20B部分。然后使用任何公知技术除去光刻胶层30。

再将存储结构1放回氧化环境进行进一步的氧化生长，直至氧化区域
20A和20C的厚度达到约150，如图1C所示。此时，逻辑区B，即氧化
区20B中氧化物的厚度生长到约90。然后，如图1C所示，形成并构图一
层光刻胶40，以覆盖氧化部分20A和20B，而暴露出氧化部分20C。然后
如图1D所示，除去氧化部分20C，由此基本上露出衬底部分10C的上面。

再将存储结构1放回氧化环境进行氧化生长，直至氧化部分20A、20B
和20C的厚度分别生长到约180、120和80。然后用公知方式完成存
储结构1的制造。当完成制造时，存储结构在存储结构1的区域A、B和C
中分别含有高压晶体管、逻辑晶体管和存储单元。以这种方式，同步制造出
栅氧化物分别约为180、120和80的存储结构的高压晶体管、逻辑晶
体管和存储单元，而没有污染逻辑和高压晶体管的栅氧化物或存储单元的隧
道化物。

当制造MOS存储结构使用的工艺技术小于0.4微米时，逻辑晶体管的
栅氧化物和存储单元的隧道氧化物厚度都小于100，因此绝对不能与例如
光刻胶中常见的那些杂质接触。当器件的几何图形在约0.3和0.4微米之间
时，逻辑晶体管的栅氧化物和存储单元的隧道氧化物厚度基本相等。在这种
情况下，一起生长逻辑晶体管的栅氧化物和存储单元的隧道氧化物，以避免
在逻辑栅氧化物或隧道氧化物上形成光刻胶。

例如，首先生长需要厚度的氧化物层。与以上介绍的内容类似，在掩蔽
和蚀刻步骤期间，除去存储结构的逻辑区和存储区上的那部分氧化层。然后
在存储结构上生长氧化物，直到高压晶体菅的整个栅氧化物为第一厚度，逻
辑晶体管的栅氧化物和存储单元的隧道氧化物的整体为第二厚度，其中第二
厚度小于第一厚度。

然而，以上介绍的制造工艺不适于小于约0.3微米的工艺技术。当要完
成小于约0.3微米的器件几何图形时，逻辑晶体管的栅氧化物应薄于存储单
元的隧道氧化物。例如，0.25微米的工艺技术要求逻辑晶体管的栅氧化物约
65厚。然而，存储单元的隧道氧化物的厚度仍保持约为80。例如以上介
绍的常规制造工艺将提出在第一步骤中在存储单元的隧道氧化物上形成光刻
胶，以便在适当的浸泡溶液中除去逻辑晶体管的栅氧化物，并有利于第二步
骤中的进一步的氧化生长。然而，正如上面已讨论过的，要求在隧道氧化物
上形成一层光刻胶的这种工艺会不合乎要求地污染存储单元的隧道氧化物。

根据本发明，公开的工艺可以制造高压晶体管、逻辑晶体管和存储单
元，其中根据亚0.3微米器件几何图形的要求，逻辑晶体管的栅氧化物薄于
非易失性存储单元的栅氧化物厚度，且不会不合乎要求地污染逻辑晶体管的
栅氧化物，或污染存储单元的栅氧化物。在一个实施例中，存储单元的隧道
氧化物生长到需要的厚度。在下一步骤中，立即在存储单元的隧道氧化物上
淀积一层作为存储单元的浮栅的多晶硅，借此在随后的掩蔽和蚀刻步骤中保
护隧道氧化物不受污染。然后用以上介绍的类似方式，参照图1A-1E，生
长需要厚度的逻辑晶体管的栅氧化物和高压晶体管的栅氧化物。

图1A-图1E示出了同步制造存储结构的高压晶体管、逻辑晶体管和存
储单元中使用的常规工艺流程：以及

图2A-2F图示了根据本发明适于同步制造存储结构的高压晶体管、逻
辑晶体管和存储单元中使用的工艺流程。

下面参考图2A-2F，以使用0.25微米工艺技术形成非易失性MOS存
储结构2来介绍本发明的实施例，其中存储结构1和2中相同的部件采用了
类似的标记。然而应该理解，以下讨论仅作为本发明的示例，不应认为本发
明仅局限于这里提供的具体例子。例如，阅读本公开文本后，本领域的普通
技术人员能够将这里讲授的内容应用到除非易失性存储结构以外的半导体结
构的制造中。

参考图2A，存储结构2的区域A、B和C分别对应于存储结构2的高
压区、逻辑区和存储区。因此，如上所述，图2A-2F中所显示存储结构2
的衬底10分为10A部分，高压晶体管将形成于其上，10B部分，逻辑晶体
管将形成于其上，以及10C部分，存储单元将形成于其上。注意衬底50既
可以为N型也可以为P型，即可以为衬底也可以为衬底的一个阱区。

参考图2A，在适当的氧化环境中在衬底10上生长厚度约为80A的均
匀氧化层50。用公知方法在氧化层50的所有部分上淀积一层多晶硅60。多
晶硅层60的掺杂级别应与非易失性MOS存储单元的浮栅所要求的浓度级别
一致。如图2A所示，形成并构图一层光刻胶70，仅覆盖对应于存储区C的
多晶硅层60的60C部分。注意氧化层50可以生长到任何适于促进在存储结
构2的区域C内随后形成的存储单元中形成电子隧道或其它编程机构的厚
度。

然后使用适当的干蚀刻剂除去多晶硅60的暴露部分60A和60B，如图
2B所示。对于形成在存储结构2的区域C内的存储单元，氧化部分50C和
多晶硅层60C分别作为隧道氧化物和浮栅。

参考图2C，将存储结构2放回氧化环境，直至在存储结构2的高压区
域A和逻辑区域B内生长的氧化层90的厚度达到约110，其中约0.25微
米的器件几何图形成为所需要的。注意在该氧化步骤期间，氧化层90的90C
部分的厚度约为170。氧化层90的90C部分厚于氧化层90的90A部分和
90B部分，是由于在多晶硅上的氧化生长速率快于硅衬底上的氧化生长速
率。如图2C所示，形成并构图一层光刻胶层100，覆盖氧化层90的90A部
分和90C部分。

如图2D所示，湿浸泡存储结构2除去氧化层90的暴露部分90B。然后
使用合适的技术除去光刻胶层100。

再将存储结构2放回氧化环境直至栅氧化物层52B生长到适于逻辑晶体
管的厚度，如图2E所示。在该例中，当需要约0.25微米的器件几何图形时，
栅氧化物层52B约为65厚。注意在该氧化步骤期间，氧化层90A的厚度
将增加到约130，氧化层90的90C部分的厚度将增加到约200。然后用
常规的方式在存储结构2的整个区域A、B和C上淀积一层掺杂的多晶硅
105。在一些实施例中，层105可以为多晶硅(polycide)材料。然后如图2E所
示，形成并构图一层光刻胶110，仅露出多晶硅层105的105C部分。注意
光刻胶层110定义出高压晶体管的栅(区域A)和逻辑晶体管的栅(区域B)

如图2F所示，使用干蚀刻剂除去层105的105C部分。然后用合适的方
式除去光刻胶层110。在蚀刻层105的105C部分期间，去除约20的氧化
层90C。因此，参考图2F，存储结构2的高压区A包括由栅氧化层90A与
衬底10隔离开的栅105A，在这里介绍的具体实施例中，栅氧化层90A约
130厚。存储结构2的逻辑区B包括由栅氧化层52B与衬底10隔离开的栅
105B，在这里介绍的具体实施例中，栅氧化层52B约65厚。存储结构2
的存储区C包括由隧道氧化层50C与衬底10隔离开的多晶硅浮栅60C，在
这里介绍的具体实施例中，隧道氧化层50C约80厚。因此，本发明的实施
例能制造器件几何图形小于约0.3微米的存储结构，如上面所介绍的，要求
逻辑晶体管的栅氧化物薄于存储单元的隧道氧化物厚度，且不会污染逻辑晶
体管的栅氧化物和存储单元的隧道氧化物。使用常规工艺不易制造这种逻辑
晶体管的栅氧化物厚度小于存储单元的栅氧化物厚度的存储结构，是由于存
储单元的栅氧化物绝对不能与例如光刻胶中常见的那些杂质接触。

现已显示并说明了本发明的具体实施例，显然本领域的技术人员做出任
何变形和修改都不脱离本发明更宽的方案，因此，附带的权利要求将落入本
发明的实际精神和范围的所有这种变形和修改都包括其范围内。例如，根据
本发明以上提到的光刻胶层在其它的实施例中可用任何合适的掩模层代替。