具有改善了注入剂的场效应晶体管及其制造方法 本发明一般来说涉及金属-氧化物-半导体场效应晶体管(MOSFET)，更具体地说，涉及具有经过改善了的注入剂的MOSFET。
场效应晶体管(FET)是目前集成电路的基本构成体。这种晶体管可在常规的衬底(例如硅衬底)中或在绝缘体上的硅衬底中形成。在这两种情况下，将所谓的深注入剂引入到衬底中来改善晶体管的性能，以便提供对于互补金属-氧化物(CMOS)集成电路的重掺杂隔离，减少寄生垂直晶体管的电流增益，以及减少寄生闩锁(latch up)效应，这里只是提到为什么使用深注入剂的一些原因。
在CMOS技术中，将这些深注入剂称为p阱或n阱深注入剂。如果要在同一个和相同的衬底内形成NMOS晶体管(p阱)和PMOS晶体管(n阱)，就需要这些p阱或n阱深注入剂。
除了这些深注入剂之外，一般也使用阈值调节注入剂(VT调节注入剂)和穿通注入掺杂剂来对每个晶体管设置合适的阈值电压(VT)和防止穿通。
在图1A中示出常规的MOSFET10。一般这种MOSFET在硅衬底11中形成，并包括被配置在栅导体13的左侧和右侧的掺杂的源区14和掺杂的漏区12。该栅导体13由栅氧化层15从沟道17分离开，该沟道17位于源区14和漏区12之间。一般用STI、LOCOS或多晶硅缓冲LOCOS隔离(未示出)来提供邻近晶体管的隔离。
在图1B中示出掺杂剂浓度作为距离的函数(切线HPA-HPA)。请注意，该表示是概略性的，只是为了说明已知地MOSFET与本发明的MOSFET的基本区别而示出的。为了界定源和漏区12、14，使用了As注入剂。这些掺杂剂的浓度约为1×1021/cm3。由于栅柱13的倾斜侧壁16的缘故，即，As浓度作为距离的函数而减少(在界面18处的缓变浓度)，与沟道17的界面18没有被很好地界定。在常规的MOSFET中，深注入剂(例如，硼，p型)和阈值调节注入剂(例如，铟，p型)在晶体管的整个长度上延伸。可使用常规的技术来形成深注入剂。这些注入剂一般在形成实际的FET之前在制备衬底时被形成。B+In的合在一起的浓度约为2×1017/cm3。
请注意，采用常规的技术不可能提供只位于沟道17之下的阈值调节注入剂和穿通注入剂。
目前没有已知的能实现阈值调节注入剂和穿通注入剂被很好地界定的并只位于沟道之下的FET制造方案。
目前有与注入的掺杂剂的各种不同的方面有关的背景技术。两个例子是美国专利4,471,523和美国专利5,547,894，该两个专利目前被转让给本发明的受让人。
本专利申请与下述的两个专利有关：美国专利申请系列号No.09/026,261，题目是“制造具有亚光刻栅并具有垂直侧壁的场效应晶体管的方法”，以及美国专利中请系列号No.09/026,093，题目是“具有垂直侧壁的场效应晶体管及其制造方法”，这两个申请在同一天提交，目前已转让给本申请的受让人。将这两个专利申请的公开内容结合在这里供参考。
本发明的一个目的是提供一种具有只位于沟道之下的阈值调节注入剂和/或穿通注入剂的FET。
本发明的另一个目的是提供一种具有被很好地界定的阈值调节注入剂和/或穿通注入剂的FET。
本发明的又一个目的是提供一种具有只位于沟道之下的阈值调节注入剂和/或穿通注入剂的FET的形成方法。
本发明的又一个目的是提供一种具有被很好地界定的阈值调节注入剂和/或穿通注入剂的FET的形成方法。
以上的目的已通过提供一种新的和有创造性的形成FET的方法来完成，该方法可制造阈值调节注入剂和/或穿通注入剂只位于沟道的正下方的FET。
该方法包括下述工序：
在半导体结构上形成介质叠层；
在该介质叠层上界定具有待形成的栅孔的横向尺寸和形状的刻蚀窗；
通过使用反应离子刻蚀(RIE)工艺将该刻蚀窗转移到该介质叠层中从而在该介质叠层中界定栅孔；
穿过该栅孔注入阈值调节注入剂和/或穿通注入剂；
淀积栅导体，使其充填该栅孔；
除去覆盖该栅孔周围的半导体结构部分的栅导体；以及
除去该介质叠层的至少一部分。
本发明的方法取代通常用于形成栅导体和形成阈值调节注入剂的常规的MOS或CMOS工艺工序的一部分。
如将在详细的描述提到的那样，上述工艺可以不同方式被修正。
本发明的工艺的一些优点是：阈值调节注入剂和/或穿通注入剂只位于沟道的正下方；阈值调节注入剂和/或穿通注入剂自动地相对于在栅孔中待形成的栅导体进行对准；阈值调节注入剂区域和/或穿通注入剂区域的扩展被很好地界定并可精确地控制(请注意，总会有一些横向和纵向的扩散)。
之所以有这些优点，主要是由于穿过在介质叠层中形成的栅孔来注入阈值调节注入剂和/或穿通注入剂。
按照本发明的MOSFET具有比常规的MOSFET低的源/漏结电容，这导致性能的改善。
下面参照附图(未按比例画)对本发明加以详细说明。
图1A是常规FET基本结构的示意性剖面图。
图1B是常规FET基本结构的掺杂剂浓度作为距离(沿HPA-HPA)的函数的简图。
图2A是按照本发明FET基本结构的示意性剖面图。
图2B是按照本发明FET的掺杂剂浓度作为距离(沿HPA-HPA)的函数的简图。
图3示出按照本发明的制造序列的关键工序。
图3A示出被衬垫氧化层和氮化层覆盖的衬底。
图3B示出在对光致抗蚀剂进行了用于STI或LOCOS的刻蚀的图形化处理之后的中间制造工序。
图3C示出将光致抗蚀剂用作刻蚀STI槽的刻蚀掩模的中间制造工序。
图3D示出用TEOS层充填了STI槽的中间制造工序。
图3E示出借助于平面化处理除去了TEOS和一部分氮化层的中间制造工序。
图3F示出穿过该氮化层引入深注入剂的中间制造工序。
图3G示出形成了附加层的中间制造工序。
图3H示出在涂敷了光致抗蚀剂、进行了利用光刻的图形刻蚀和形成了具有垂直侧壁的栅孔之后的中间制造工序。
图3I示出将阈值调节注入剂和/或穿通注入剂穿过栅孔引入到衬底中的中间制造工序。
图3J是在除去了抗蚀剂和刻去了TEOS和栅孔底部的衬垫氧化层之后的栅孔的放大图。
图3K示出用多晶硅充填了栅孔的中间制造工序，请注意，在充填栅孔之前在该栅孔的底部形成薄的栅氧化层。
图3L示出借助于平面化处理除去了多晶硅的中间工序。
图3M示出除去了由儿层组成的介质叠层从而留下具有垂直侧壁的多晶硅栅柱的中间制造工序。
图3N示出引入掺杂剂以便界定源和漏区的中间制造工序。
在本文中，n+或p+掺杂半导体意味着重掺杂半导体。在典型情况下它们具有至少1019至1022/cm3的掺杂剂浓度。n或p掺杂区在典型情况下具有1×1017至1×1018/cm3的掺杂剂浓度，n-或p-掺杂区具有约1016/cm3的掺杂剂浓度。
当在本文中使用词FET时，就意味着任何种类的场效应晶体管，包括MOSFET、CMOS FET、NMOS、PMOS等。
在图2A中说明了按照本发明的FET 20。它是在半导体衬底21中形成的。该衬底例如可以是硅衬底。在本实施例中，通过n+掺杂来界定漏区22和源区24。很适合于n型掺杂的杂质例如是：P、As和Sb。在本实施例中使用As作为掺杂剂。对于界定p型源和漏区，可使用B、In和Ga。多晶硅栅23位于薄的SiO2栅氧化层28的顶部上。如图1A中那样，未示出用作栅、源和漏的接触的电极。阈值调节和穿通注入区71正好位于漏区22和源区24之间。该注入区71的大小和形状被很好地界定。该注入区71相对于栅导体23来对准。请注意，阈值调节注入剂一般靠近表面而形成，而穿通注入剂稍位于该阈值注入剂之下。阈值注入区和穿通注入区的位置(深度)主要由注入各种掺杂剂的能量来控制。利用穿通注入区来防止穿通电流在漏和源区22、24之间流动。该穿通电流平行于沟道流动，不能被沟道所控制。
在图2B中说明了掺杂剂浓度作为距离的函数(切线H1-H1)。请注意，该表示是概略性的，只为了说明已知的MOSFET(见图1B)和按照本发明的MOSFET的基本区别而示出。为了界定源和漏区24、22，使用了As注入剂。这些掺杂剂的浓度约为1×1021/cm3。对于沟道27的界面29是突变的并很好地被界定。这种很好地被界定的结可在将栅孔用于形成栅导体23时形成，如在下面将被描述的那样。由于栅导体23具有垂直侧壁26，故可这样将源和漏注入剂引入到衬底31，使得As浓度在跨过漏/沟道或源/沟道结29时突变地减少。按照本发明，将深注入剂70(例如，硼)穿过一部分用于形成栅孔的介质叠层引入到衬底中。一旦该栅孔被形成，可使阈值调节注入剂和/或穿通注入剂71(例如，铟)穿过该孔注入到沟道27正下方的区域中。铟是很合适的，这是因为铟离子不象其它掺杂剂那样容易扩散和扩散得快。这就是说，即使需要其后的热处理，阈值调节注入剂和/或穿通注入区71的大小和形状几乎保持不变。按照本发明，在栅孔中形成栅导体之前就作了这一点。如图2B中所示，界定背景(在CMOS的情况下是阱注入剂)的深注入剂70具有约1×1016/cm3的浓度。在本实施例中，阈值调节注入剂71的浓度约为2×1017/cm3。请注意，这些调节注入剂位于沟道27的正下方，即，在沟道之下的掺杂剂浓度急剧增加。
本发明结构的一个优点是其性能得到改善。另一个优点是有效地防止了穿通而不增加源/漏电阻。可将穿通注入区设计成使短沟道效应和漏引起的势垒降低成为最小而不影响源/漏电容。
以下将结合一系列工序(在图3A-3N中说明)给出本发明的更详细的描述。要注意的是，不一定必须以所说明和描述的顺序来实施。按照本发明的制造方案也适合于形成具有非常薄的栅氧化层(＜5nm)的FET和具有亚光刻栅的FET。
在以下描述的例子中，按照本发明的FET的形成开始于衬底30。该衬底被衬垫氧化层35和氮化层31覆盖。该衬底30例如可以是硅衬底。8nm厚的SiO2层35可用作衬垫氧化层。在典型情况下，该衬垫氧化层的厚度在5nm和20nm之间。该氧化层35可用快速热处理(RTP)或炉处理来制成。
氮化层31可由Si3N4组成并可具有约90nm的厚度。氮化层31例如可使用高温低压化学汽相淀积(LPCVD)工艺来制成。也可使用其它的淀积方法，包括等离子体增强化学汽相淀积(PECVD)。同样，也可溅射该氮化层。
其次，将单层光致抗蚀剂32旋转涂敷到氮化层31上。然后，如图3B中所示，通过常规的光刻工艺，对该抗蚀剂层32进行图形刻蚀，以界定下一个刻蚀工序的刻蚀窗33。可使用多层抗蚀剂，或任何其它掩模，例如烘硬的掩模，来代替使用单层光致抗蚀剂。刻蚀窗33的形状和尺寸界定下面要刻蚀的浅槽隔离(STI)槽的横向尺寸。这种STI(也称为场氧化隔离)一般用于MOS和CMOS技术中，以提供邻近的晶体管之间的隔离。可使用LOCOS(硅的局部氧化)或多缓冲LOCOS来代替STI。
如图3C中所示，现在通过适当的刻蚀技术将抗蚀剂图形转移到下面的层叠结构中。该工序不是很严格的。STI槽34的深度DSTI可以是100nm或更多。在用适当的隔离剂充填STI槽之前，可在槽34内热生长一层薄的氧化层46。如果要用本身是淀积氧化层的原硅酸四乙酯(TEOS)来充填槽34，上述的热生长一层薄的氧化层46的方法是特别推荐的。淀积的TEOS一般在与硅衬底30的界面处有表面态。这种表面态是不希望有的。
在本例中，除去抗蚀剂32，形成薄的热氧化层46，然后这样来淀积TEOS，使得所有STI槽34被充填到底部，如图3D中所示。例如可使用低压化学汽相淀积(LPCVD)工艺来淀积TEOS。也可使用很多其它材料来代替TEOS，只要能保证邻近的晶体管(在图3A-3N中未示出)的充分的隔离。
TEOS的一个优点是它对于任何其后的化学机械抛光(CMP)平面化工序提供了非常好的中止层。
如图3E中示意性地示出的那样，现在例如使用CMP对该结构的上表面进行平面化。在本实施例中，该CMP除去多余的TEOS 36并中止于氮化层31。现在，层31的上表面37是完全平的。在CMP之后，将该氮化层31的厚度少量地减少到约75nm。
如图3F中所示，现在将深注入剂70引入到衬底中。在CMOS技术中，形成p阱深注入剂和n阱深注入剂，以便能在一个共同的衬底中集成NMOS和PMOS晶体管。在本实施例中使用硼作为掺杂剂。穿过氮化层31注入硼离子。由于该离子注入是高能工艺，故氮化物几乎对离子的穿透深度没有影响。在常规的CMOS工艺中，在形成深注入剂之前除去氮化层。但是，按照本发明，将氮化层用于构成介质叠层，如在下面将提到的那样。可在离子注入之前完全除去氮化层，但这样做将增加附加的和不必要的工艺步骤。
在其后的工序(见图3G)中，通过在已平面化的表面37上形成附加层来完成在衬垫氧化层35的顶部上的介质叠层。在本例中，该介质叠层包括：·Si3N4氮化层31(厚度减少到约75nm)；
·Si3N4氮化层38(厚度约为50nm)；以及
·TEOS层39(约60nm厚)。
例如可使用LPCVD工艺来淀积TEOS及氮化物。由于与现有的器件技术相容性的缘故，优先考虑诸如硅或氮和它们各自的氧化物等材料。
TEOS很适合于作为介质叠层的最外层，这是因为它可被精确地进行RIE刻蚀。经过RIE刻蚀的TEOS具有平滑的表面。因为抗蚀剂图形可被精确地转移到TEOS中，故经过RIE刻蚀的TEOS可起到对于其后的RIE刻蚀的良好的硬掩模的作用。但是，要注意的是，在刻蚀栅孔底部的衬垫氧化层时TEOS被除去，这一点将与图3J相联系地进行讨论。介质叠层也可由聚合物组成，或者它可包括几层聚合物。可使用任何其它的介质叠层，只要能保证该叠层以下述方式进行刻蚀，即，能形成具有垂直侧壁的栅孔。下述一点也是重要的，即，高选择性的刻蚀剂对于栅孔的刻蚀是有效的，这一点将与图3H和3I相联系地提到。介质叠层-以及组成它的一层或多层-应与现有的器件技术相容。
介质叠层可只包括氮化层。可刻蚀这种只有氮化层的叠层而不影响硅和衬垫氧化层。
在本实施例中，在半导体结构的顶部上形成介质叠层，该介质叠层已包括某些层和结构要素，诸如STI或LOCOS槽。要注意的是，可在任何种类的半导体结构上形成该介质叠层，这些半导体结构包括简单的衬底、经过预处理的衬底、包括其它电路的半导体器件等。
术语“栅柱”在本文中用于描述从半导体结构突出的栅结构。该柱可具有任意形状和尺寸。
在下一个工序中，使用光刻工艺来界定待形成的栅孔的横向尺寸。不对该工序进行说明，这是由于关于怎样做到这一点有很多不同的方法。简要地说，在抗蚀剂掩模48中设置刻蚀窗40(见图3H)，该刻蚀窗40的尺寸和形状大致与待形成的栅孔的横向尺寸和形状相同。
以下描述栅孔的形成。使用栅形成RIE工艺，将在抗蚀剂48中设置的刻蚀窗40转移到介质叠层(请注意，该介质叠层在本实施例中包括氮化层31、氮化层38和TEOS层39)中。可对栅形成RIE工艺进行优化，以便保证对介质叠层的不同层进行适当的刻蚀。可进行几个RIE工序，其中每一个工序都对介质叠层各层的刻蚀进行优化。例如，当刻蚀TEOS层39时，应适当地选择对于氮化物的选择性。对于氮化物的选择性为3∶1或更大是很适合的，这意味着TEOS的刻蚀速度比氮化物快三倍。可得到有助于在整个介质叠层上实现良好的垂直侧壁的RIE工艺。一旦已将刻蚀窗40精确地转移到TEOS层39中，就进行第二个RIE工序。将该第二个RIE工序设计成具有对衬垫氧化层35的高的选择性。氮化物对衬垫氧化层的选择性为5∶1或更大是适合的。至少为10∶1的选择性则更好。
在本例中，如图3I中所示，将栅形成RIE工艺的第二个工序设计成刻蚀介质叠层的氮化层38和31，并中止于衬垫氧化层35。该第二个RIE工序是分别被优化的RIE工序序列的最后一个RIE工序。重要的是对衬垫氧化层的选择性是5∶1或更大，这是因为否则的话衬垫氧化层35可能会被刻蚀得较多而减少其厚度。栅孔40的深度DGATE(该深度约与图3G中的介质叠层的厚度DSTACK相同)界定包括栅氧化层的栅柱的高度，栅氧化层和栅柱两者都是待形成的。起到栅的作用的柱的高度(HG)一般在100nm和200nm之间，但也可以更高。将来的CMOS FET将具有150nm和更小的栅长度。这样短的栅可容易地用本发明的工艺来制成。常规栅电极的宽度(从纸面向外)在2微米和50微米之间。
在该介质叠层中已界定了栅孔40后，如图3I中所示，将阈值调节掺杂剂和/或穿通掺杂剂引入到衬底30中。要注意的是，按照本发明，可穿过栅孔40注入阈值调节掺杂剂或穿通掺杂剂，或阈值调节掺杂剂和穿通掺杂剂(为了方便起见，不将阈值调节注入区和穿通注入区作为两个分离的区域来示出)。能以精确的控制方式来做到这一点，这是因为栅孔40可使掺杂剂只在其正下方的区域中到达衬底。这样栅孔40的形状和大小就确定了阈值注入区和穿通注入区71的形状和大小。但要注意的是，由于横向和纵向的扩散，注入区的边界可能会铺开一些。使用离子注入工艺来注入阈值调节掺杂剂和穿通掺杂剂，对于硼的注入电压是50KeV，对于铟的注入电压是150KeV。在阈值调节和穿通注入区的掺杂剂的浓度一般在1×1017/cm3～1×1018/cm3之间。按照本发明，阈值调节注入区的高斯分布的峰位于紧靠栅氧化层28处。穿通注入区的峰一般约0.1微米深。
由于通过穿过栅孔40注入掺杂剂来形成阈值调节注入区和/或穿通注入区，故这些区域可被精确地定位，使其不接触漏区和源区。
可从该孔40的底部除去衬垫氧化层35的剩下部分。可使用HF浸渍来完成该工序。HF是很适合的，这是因为它刻蚀氧化层35和TEOS39。HF不刻蚀硅衬底30。在除去栅孔40底部的TEOS39和衬垫氧化层之前，除去抗蚀剂。在完全除去TEOS 39和衬垫氧化层35后，见图3J，可如图3K那样形成精确地被界定的栅氧化层49。该栅氧化层49的厚度和质量与衬垫氧化层35的厚度和质量无关。如需要的话，该栅氧化层也可比衬垫氧化层厚。
在形成栅氧化层49之前，可在栅孔40的底部形成牺牲氧化层(未示出)。然后，将该牺牲氧化层刻去，对该结构加热。该短的系列工序可使在栅孔40底部的硅30的可能损伤(由形成栅的RIE和离子注入造成的)得到愈合。
在另一个实施例中，可将用于形成栅孔的RIE工艺设计成刻蚀介质叠层以及衬垫氧化层35。在这种情况下，需要第2个RIE刻蚀工艺对硅的选择性合适，这是因为，否则的话在栅孔40底部的硅30可能被刻去。一旦硅30在栅孔40底部露出，则如上所述可通过氧化来形成栅氧化层49。在形成栅氧化层49之前，注入阈值调节掺杂剂。然后，如以上所描述的那样，可生长牺牲氧化层。该牺牲氧化层的厚度可约为2nm。
如图3K中所说明的那样，现在在栅孔40中和在介质叠层最外层上淀积多晶硅41。重要的是要保证多晶硅41完全地充填栅孔40。可借助于LPCVD(例如约在650℃)淀积多晶硅。如上所述，可淀积非晶硅来代替多晶硅。然后，在较晚的时刻可将非晶硅转换为多晶硅。
该多晶硅可以是非掺杂或掺杂的。可在多晶硅淀积期间或在其后将掺杂剂引入到多晶硅中。本发明的工艺的一个优点在于，在对源和漏区进行注入时多晶硅栅不一定要被掺杂。该多晶硅栅可在其后的制造工序的一个工序中被硅化(多硅化物policide)，如认为适当的话，在其后的处理中淀积顶部介质以便保护栅。
如上所述，可将任何材料-适合于作为栅导体-‘充填’到栅孔40中。本发明不限于多晶硅栅。
在淀积起到栅导体作用的材料41之后可以进行平面化工序。CMP工艺是很适合的。在平面化之后，如图3L中所示，露出介质叠层的最上层38。
最后并且也很重要的是，介质叠层必须被除去。使用热磷酸将氮化层38和31除去。在除去介质叠层之后，如图3M中所示，露出带有垂直侧壁42的突出的栅柱41。
现在该工艺可按标准的CMOS技术来继续，该标准的CMOS技术例如在由RA.Colclaser写的书“微电子工艺和器件设计”的第10章，第266-269页，John Wiley&Sohs,1980中作了描述。
在其后的工序中，如图3N中所示，可通过注入合适的掺杂剂来界定源区43和漏区44-如果还没有做的话。这样就界定了沟道45(位于栅柱41之下的源43和漏44之间)。因为如已讨论过的那样，源/沟道和漏/沟道界面是陡峭和突变的(很好地被界定)并使重叠为最小，故沟道长度大致与栅长相同。
可通过来自待掺杂区域上形成的多晶硅层的外扩散来形成扩散源-漏结，来代替通过注入得到的标准的源区和漏区。
为了完成FET，必须设置电极。合适的电极由导电材料、特别是金属来制成，例如通过蒸发和刻蚀或其它技术淀积的Au、Al、Mo、Ta、Ti、Cu、或ITO(氧化铟锡)。再有，现在可形成金属化图形来互连邻近的FET。
以下给出常规CMOS工艺的简短总结。概括常规工艺是为了强调本发明工艺和常规工艺的固有的差别。在形成STI或LOCOS隔离后，将氮化层和衬垫氧化层除去。然后，通常生长牺牲氧化层。现在，进行p阱和/或n阱深注入剂的注入，继之以阈值调节注入剂工艺。如图1B中所示，p阱和n阱深注入剂以及阈值调节注入剂在整个晶片上延伸。在离子注入后，除去牺牲氧化层并生长栅氧化层15。在其后的工序中淀积多晶硅层。然后使用光刻工艺和RIE刻蚀来界定该多晶硅层。该工艺的结果是具有如在图1A中所说明的倾斜侧壁16的MOSFET 10。
以上的实施例和以上提到的可选择的另外的实施例能以各种不同的方式继续修正，如以下所概述的那样。
n+掺杂区例如可被p+掺杂区所取代。掺杂区的大小和形状可以是变化的。衬底可以是p掺杂或n掺杂的硅衬底，或绝缘体上的硅(SOI)衬底，这只是提到一些可能的修正。例如，可使用阱注入剂在n掺杂衬底内界定p掺杂区。这样就可以在p掺杂区内形成n型FET(也称为n沟道FET或NMOS)，而在n掺杂衬底内可直接形成p型FET(也称为p沟道FET或PMOS)。在CMOS技术中，在形成源和漏区之前进行p阱或n阱的扩散。
本发明方法很适合于形成具有接地面的晶体管。通过穿过栅孔将高浓度的掺杂剂引入到高掺杂的衬底(～1×1019/cm3)中可做到这一点。对于器件区，可使用低浓度外延(～1×1015/cm3)。由于穿过栅孔来进行掺杂剂的注入，故掺杂剂被精确地定位和对准于待形成的栅导体之下。假定掺杂剂的浓度足够高(约1×1019/cm3)，这些掺杂剂几乎起到象金属接地面那样的作用。
可借助于本发明工艺来形成NMOS及PMOS FET。可在同一个和相同的衬底内制成不同沟道型和结构的MOSFET。
按照本发明的工艺对于制造亚-半微米器件具有巨大的潜力。请注意，亚-0.1微米的器件是栅长L＜0.1微米的器件。
也可使用在下述的共同未决的美国专利申请中描述并要求的方法来制造亚光刻结构，该专利申请的系列号为No.09/026,261，题目是“具有垂直侧壁亚光刻栅的晶体管的制造方法”，该申请在同一天提交，目前已转让给本申请的受让人。将该共同未决的专利申请的公开内容结合在这里供参考。
通过在注入阈值调节和/或穿通掺杂剂之前形成侧壁隔离层可减少栅孔的宽度和长度。也可在注入阈值调节掺杂剂之前先形成侧壁隔离层，然后在注入穿通掺杂剂之前除去这些隔离物和形成第2隔离物。这样做可更好地控制各个注入区的大小和形状。
按照本发明的FET可用于许多不同种类的电路，诸如高性能的逻辑电路、低功耗的逻辑电路或高密度的存储器，包括以上所述的高密度的几千兆位DRAM。本发明的FET可容易地与其它元件结合在一起，例如电容器、电阻器、二极管、存储单元等。由于它们的尺寸小和容易制造，本发明的FET也适合用于有机显示器或液晶显示器(LCD)。