具有垂直侧壁的亚光刻栅的场 效应晶体管的制造方法 本发明一般来说涉及制造金属-氧化物-半导体场效应晶体管(MOSFET)的方法，更具体地说，涉及制造具有亚光刻长度和垂直侧壁的栅的MOSFET的方法。
MOSFET的多晶硅栅的尺寸、形状和质量对于常规和未来的按比例缩小(scale-down)的MOSFET来说是特别重要的。
为了能够制造具有比目前能得到的集成度更高的存储器芯片和逻辑器件，人们必须发现进一步按比例缩小在这种芯片中使用的栅和改善制造这种栅的精度的途径。
在图1中示意性地说明了常规的MOSFET 10的基本要素。这样一种FET 10一般在硅衬底11中形成并包括被配置在多晶硅栅柱13的左侧和右侧的被掺杂的源区14和被掺杂地漏区12。该栅柱13被氧化层15从沟道17-该沟道17位于源区14和漏区12之间-隔开。在多晶硅栅13之下，氧化层15起到栅氧化层的作用。在常规的FET中，在多晶硅栅之下栅氧化层较厚，这是因为未被多晶硅栅覆盖的氧化层15的部分在多晶硅的RIE(反应离子刻蚀)期间被刻蚀，这一点在下文中要提到。请注意，源/沟道和漏/沟道结18没有陡峭地被界定。越靠近实际的沟道，掺杂剂的浓度越减少，即，源/沟道和漏/沟道结18没有很好地被界定。这主要是由于栅13的倾斜的侧壁16而引起的，该栅13的倾斜的侧壁16在从顶部对源区和漏区12和14注入掺杂剂时使得掺杂剂在接近于栅边缘(与栅重叠)处到达硅衬底。这一点导致了源和漏电阻的增加、高的重叠电容和没有很好地被界定的有效沟道长度，这样就导致器件性能的恶化。
在现有技术中，将硅的反应离子刻蚀(RIE)和光致抗蚀剂掩模用于界定包括互补金属氧化物半导体场效应晶体管(CMOS)FET的MOSFET的多晶硅栅。RIE工艺必须满足两个要求。多晶硅栅应具有完全垂直的侧壁，再者，必须保证RIE工艺停止于多晶硅栅13底部的栅氧化层15而不使其受到损伤。在典型情况下，栅氧化层15是非常薄(在几个纳米的范围内)的，并在进一步按比例缩小FET时变得越来越薄。
当对整个晶片进行处理时，多晶硅层-该多晶硅层将被刻蚀而变成晶片上所有MOSFET的多晶硅栅-的厚度是变化的。为了保证所有多晶硅栅被适当地界定，必须这样来调整刻蚀时间，使得所有多晶硅栅，包括在多晶硅层较厚的晶片部分中形成的多晶硅栅，都被向下刻蚀到薄的栅氧化层15处。但是，这种有意识的过刻蚀导致邻近于多晶硅栅13的栅氧化层15的厚度局部减少(如图1中示意性地说明的那样)，这是因为多晶硅刻蚀工艺的选择性不是很高的(请注意，高的选择性意味着刻蚀工艺只刻蚀打算刻蚀的材料，例如在本实施例中的多晶硅，而不是栅氧化层)。即，常规的多晶硅RIE刻蚀工艺不仅刻蚀多晶硅，而且也刻蚀氧化层15。由于该低的选择性的缘故，氧化层15在邻近于多晶硅栅13处比氧化层的原来的厚度(见多晶硅栅13之下的氧化层厚度)薄，如图1中示意性地说明的那样。
目前使用的RIE多晶硅刻蚀工艺的特征是这样的，经过改善的选择性减少了刻蚀的定向性，导致形成不需要的非垂直的(倾斜的)多晶硅栅侧壁16。换言之，当采用常规的多晶硅RIE工艺来形成多晶硅栅时，或是侧壁的倾斜度增加，或是薄的氧化层15被刻蚀，从而在整个晶片上其厚度发生变化。可调整多晶硅RIE的化学性质以改善多晶硅/氧化层的选择性，但这样一来，RIE刻蚀变得更各向同性，导致形成更加倾斜的侧壁。
如上所述，在按比例缩小MOSFET时栅氧化层必须变得更薄。很明显的是，栅氧化层越薄，就越不能容许过刻蚀。换言之，必须改善刻蚀选择性，以便能制成尺寸非常小的多晶硅栅。例如，亚-0.1微米CMOS FET的栅氧化层的厚度小于3nm。任何过刻蚀将损害器件性能。
如以上简要讨论的那样，常规晶体管的栅长LG由光刻和其后的RIE工序来界定。由于光刻的分辨率正比于所暴露的光的波长，故栅长被限于约150nm。使用常规的光刻工艺不能制成更短的栅。
目前的切削边制造方法使用248nm的光产生宽度为250nm的栅长。近来，当试图得到特征尺寸低于150nm的结构时，依据光的实施方案成为瓶颈。例如，现有的用于制造目前DRAM的光刻系统是很昂贵的。半导体工业的发展方向要求这样的前沿的制造技术，即在2001年栅长达到180nm，在2011年栅长达到70nm。
另一种可供选择的工艺，诸如x线光刻，在向更短的栅长进展时是很吸引人的，但这需要巨大的投资。因此，与很多现有的工艺保持相容的这种技术，从本质上讲是很有价值的。
目前没有已知的能实现具有亚光刻长度和垂直(非倾斜)侧壁的栅的MOSFET制造方案。再有，常规的技术不适合于制造栅长为150nm以下、其厚度小于5nm的无损伤栅氧化层的按比例缩小的FET。
有一些感兴趣的、与本发明的某些方面有关的背景技术，例如，美国专利4,758,528,美国专利4,430,791和美国专利4,636,822，所有这三个专利目前已转让给本专利申请的受让人。
本专利申请与下述的两个专利有关：美国专利申请系列号No.09/026,094，题目是“具有经过改善的注入剂的场效应晶体管和制造这种晶体管的方法”，以及美国专利申请系列号No.09/026,093，题目是“具有垂直栅侧壁的场效应晶体管及其制造方法”，这两个申请在同一天提交，目前已转让给本申请的受让人。将这两个专利申请的公开内容结合在这里供参考。
本发明的一个目的是提供一种具有很好地被界定的沟道长度小于150nm的MOSFET的形成方法。
本发明的另一个目的是提供一种形成具有最小的源和漏电阻和最小的重叠电容的MOSFET的方法。
通过提供一种新的和创造性的形成FET的方法完成了上述目的。该方法包括下述工序：
在半导体结构上形成介质叠层；
在该介质叠层上界定刻蚀窗；
通过使用反应离子刻蚀(RIE)工艺将该刻蚀窗转移到介质叠层中从而在该介质叠层中界定栅孔；
淀积侧壁层；
从该介质叠层和该栅孔的水平表面除去该侧壁层，使得减少该栅孔的横向尺寸的侧壁隔离层留下；
淀积栅导体，使其充填该栅孔；
除去覆盖该栅孔周围的半导体结构部分的栅导体；
除去该介质叠层的至少一部分；以及
除去该侧壁隔离层。
本发明的方法替代了一部分常规MOS或CMOS工艺工序，这些工序通常用于通过上述一系列工序来界定栅导体。
可以不同的方式对上述工艺进行修正，将在详细的描述中提到这一点。
通过详细的描述和附图，本发明的优点将变得很明显。一个优点是可使用常规的光刻工序来形成亚光刻栅柱。另一个优点是栅柱的侧壁是垂直的。
以下参照下述的示意图(未按比例画出)详细地描述本发明：
图1是常规的MOSFET的基本结构的示意性剖面图。
图2是按照本发明的MOSFET的基本结构的示意性剖面图。
图3示出按照本发明的制造序列的关键工序。
图3A示出被衬垫氧化层和氮化层覆盖的衬底。
图3B示出在对光致抗蚀剂进行了用于STI或LOCOS的刻蚀的图形化处理之后的中间制造工序。
图3C示出将光致抗蚀剂用作刻蚀STI槽的刻蚀掩模的中间制造工序。
图3D示出用TEOS层充填了STI槽的中间制造工序。
图3E示出借助于平面化处理除去了TEOS和一部分氮化层的中间制造工序。
图3F示出形成了附加层的中间制造工序。
图3G示出在涂敷了光致抗蚀剂、进行了利用光刻的图形刻蚀和形成了具有垂直侧壁的栅孔之后的中间制造工序。
图3H是在除去了抗蚀剂和刻去了TEOS之后的栅孔的放大图。
图3I示出淀积了侧壁层的中间制造工序。
图3J示出从水平表面除去了该侧壁层以便在该栅孔中留下侧壁隔离层的中间制造工序。
图3K示出用多晶硅充填了栅孔的中间制造工序，请注意，在充填该栅孔之前在该栅孔的底部形成薄的栅氧化层或其它绝缘层。
图3L示出借助于平面化处理除去了多晶硅的中间工序。
图3M示出除去了由几层组成的介质叠层，并除去了侧壁隔离层，从而留下具有垂直侧壁的多晶硅栅柱的中间制造工序。
图3N示出引入掺杂剂以便界定源和漏区的中间制造工序。
在本文中，n+或p+掺杂半导体意味着重掺杂半导体。在典型情况下它们具有至少1018至1022/cm3的掺杂剂浓度。
当在本文中使用词MOSFET时，就意味着任何种类的MOSFET场效应晶体管，包括CMOS FET、NMOS、PMOS等。同样，晶体管的意思是，在不存在起到栅柱和沟道之间的隔离层的作用的氧化层的部位上是被覆盖的。可使用任何种类的隔离层，例如氮化层，来代替常规的氧化层。
下面描述的重点是在多晶硅栅上。要注意的是，可使用适合用作栅导体的任何材料来代替多晶硅。例如，可用钨来代替多晶硅。同样，可使用多晶硅和硅化物的层叠结构来作为栅。如以下将描述的那样，可将非晶硅“充填”到栅孔中，来代替多晶硅。然后该非晶硅可通过其后的热处理转变为多晶硅。
在图2中说明了按照本发明的FET 20。它是在半导体衬底21中形成的。该衬底例如可以是硅衬底。在本实施例中，通过n+掺杂来界定漏区22和源区24。很适合于n型掺杂的杂质例如是：P、As和Sb。对于界定p型源和漏区，可使用B、In和Ga。多晶硅栅23位于薄的SiO2栅氧化层28的顶部上。请注意，包围栅结构的表面被衬垫氧化层的剩余部分所覆盖，该剩余部分一般是在界定浅的隔离槽(在图2中未示出)之前淀积的。如图1中所示，用于与栅、源和漏接触的电极未示出。如图所示，多晶硅栅23的侧壁26是垂直的。源/沟道和漏/沟道结29(也称为源/沟道和漏/沟道界面)被很好地界定并且是陡峭的，这是因为在对源和漏区进行注入时没有使掺杂剂进入栅边缘之下区域的倾斜的栅侧壁。界面29几乎是垂直的。这样，因为重叠为最小，有效沟道长度LGeff主要由栅柱26的长度LG来界定。还要注意的是，栅长LG比用常规的光刻技术能得到的要短。此处将这种栅称为亚光刻栅。具有亚光刻栅的FET是具有其至少一个横向尺寸(栅长或栅宽)比能用常规的光刻工艺可能得到的最小的特征尺寸短的栅导体的晶体管。这就是说，栅长和/或栅宽是150nm或以下。
按照本发明，通过将掩模窗口转移到介质叠层中来形成栅孔。然后，形成侧壁层，从水平表面将其除去，使得侧壁隔离层留在该栅孔内。栅孔的宽度减去该侧壁隔离层的厚度界定待形成的栅柱的长度LG和宽度。栅侧壁的垂直度可得到最小的重叠，从而可得到减少了的源漏电阻和减少了的重叠电容。
以下将与按照本发明的一系列工序(在图3A-3L中加以说明)给出更详细的描述。要注意的是，这些工序不一定必须以所说明和描述的顺序来实施。按照本发明的制造方案特别适合于形成FET。
在以下描述的例子中，按照本发明的FET的形成开始于衬底30。该衬底被衬垫氧化层35和氮化层31覆盖。该衬底30例如可以是硅衬底。10nm厚的SiO2层35可用作衬垫氧化层。在典型情况下，该衬垫氧化层的厚度在5nm和20nm之间。该氧化层35可用快速热处理(RTP)或炉处理来制成。
氮化层31可由Si3N4组成并可具有约100nm的厚度。氮化层31例如可使用高温低压化学汽相淀积(LPCVD)工艺来制成。也可使用其它的淀积方法，包括等离子增强化学汽相淀积(PECVD)。同样，也可溅射该氮化层。
其次，将单层光致抗蚀剂32旋转涂敷到氮化层31上。然后，如图3B中所示，通过常规的光刻工艺，对该抗蚀剂层32进行图形刻蚀，以界定下一个刻蚀工序的刻蚀窗33。可使用多层抗蚀剂，或任何其它掩模，例如烘硬的掩模，来代替使用单层光致抗蚀剂。刻蚀窗33的形状和尺寸界定下面要刻蚀的浅的槽隔离(STI)槽的横向尺寸。这种STI(已知也称为场氧化隔离)一般用于MOS和CMOS技术中，以提供邻近的晶体管之间的隔离。可使用LOCOS(硅的局部氧化)或多缓冲LOCOS来代替STI。
如图3C中所示，现在通过适当的刻蚀技术将抗蚀剂图形转移到下面的层叠结构中。该工序不是很严格的。STI槽34的深度DSTI可以是100nm或更多。在用适当的隔离剂充填STI槽之前，可在槽34内热生长一层薄的氧化层46。如果要用本身是淀积氧化层的原硅酸四乙酯(TEOS)来充填槽34，上述的热生长一层薄的氧化层46的方法是特别推荐的。淀积的TEOS一般在与硅衬底30的界面处有表面态。这种表面态是不希望有的。
在本例中，除去抗蚀剂32，形成薄的热氧化层46，然后这样来淀积TEOS，使得所有STI槽34被充填到底部，如图3D中所示。例如可使用低压化学汽相淀积(LPCVD)工艺来淀积TEOS。也可使用很多其它材料来代替TEOS，只要能保证邻近的晶体管(在图3A-3L中未示出)的充分的隔离。
TEOS的一个优点是它对于任何其后的化学机械抛光(CMP)平面化工序提供了非常好的中止层。
如图3E中示意性地示出的那样，现在例如使用CMP对该结构的上表面进行平面化。在本实施例中，该CMP除去多余的TEOS 36并中止于氮化层31。现在，层31的上表面37是完全平的。在CMP之后，将该氮化层31的厚度少量地减少到约75nm。
在其后的工序(见图3F)中，通过在已平面化的表面37上形成附加层来完成在衬垫氧化层35的顶部上的介质叠层。在本例中，该介质叠层包括：·Si3N4氮化层31(厚度减少到约75nm)；
·Si3N4氮化层38(厚度约为50nm)；以及
·TEOS层39(约60nm厚)。
例如可使用LPCVD工艺来淀积TEOS及氮化物。由于与现有的器件技术相容性的缘故，优先考虑诸如硅或氮和它们各自的氧化物等材料。
TEOS很适合于作为介质叠层的最外层，这是因为它可被精确地进行RIE刻蚀。经过RIE刻蚀的TEOS具有平滑的表面。因为抗蚀剂图形可被精确地转移到TEOS中，故经过RIE刻蚀的TEOS可起到对于其后的RIE刻蚀的良好的硬掩模的作用。但是，要注意的是，在刻蚀栅孔底部的衬垫氧化层时TEOS被除去，这一点将与图3H相联系地进行讨论。介质叠层也可由聚合物组成，或者它可包括几层聚合物。可使用任何其它的介质叠层，只要能保证该叠层以下述方式进行刻蚀，即，能形成具有垂直侧壁的栅孔。下述一点也是重要的，即，高选择性的刻蚀剂对于栅孔的刻蚀是有效的，这一点将与图3G和3H相联系地提到。在选择介质叠层的最外层时，也应考虑在其后的工序中形成的侧壁层可容易地从该最外层的水平表面被除去。再有，介质叠层-以及组成它的一层或多层-应与现有的器件技术相容。
介质叠层可只包括氮化层。可刻蚀这种只有氮化层的叠层而不影响硅和衬垫氧化层。
在本实施例中，在半导体结构的顶部上形成介质叠层，该介质叠层已包括某些层和结构要素，诸如STI或LOCOS槽。要注意的是，可在任何种类的半导体结构上形成该介质叠层，这些半导体结构包括简单的衬底、经过预处理的衬底、包括其它电路的半导体器件等。
术语“栅柱”在本文中用于描述从半导体结构突出的栅结构。该柱可具有任意形状和尺寸，只要至少两个侧壁是垂直的，即，与该半导体结构相垂直。
在下一个工序中，使用光刻工艺来界定待形成的栅孔40的横向尺寸。从下面的描述中将看得很清楚，在栅孔40内待形成的栅柱41的实际尺寸将小于栅孔的尺寸。不对该工序进行说明，这是由于有很多可用来界定栅孔40的横向尺寸和形状的方法。简要地说，在抗蚀剂掩模48中设置刻蚀窗40(见图3G)，该抗蚀剂掩模48的尺寸和形状大致与待形成的栅孔40的横向尺寸和形状相同。请注意，刻蚀窗40的长度确定栅孔40的长度。
以下描述栅孔的形成。使用栅形成RIE工艺，将在抗蚀剂48中设置的刻蚀窗40转移到介质叠层(请注意，该介质叠层在本实施例中包括氮化层31、氮化层38和TEOS层39)中。可对栅形成RIE工艺进行优化，以便保证对介质叠层的不同层进行适当的刻蚀。可进行几个RIE工序，其中每一个工序都对介质叠层各层的刻蚀进行优化。例如，当刻蚀TEOS层39时，应适当地选择对于氮化物的选择性。对于氮化物的选择性为3∶1或更大是很适合的，这意味着TEOS的刻蚀速度比氮化物快三倍。可得到有助于在整个介质叠层上实现良好的垂直侧壁的RIE工艺。一旦已将刻蚀窗40精确地转移到TEOS层39中，就进行第二个RIE工序。将该第二个RIE工序设计成具有对衬垫氧化层35的高的选择性。氮化物对衬垫氧化层的选择性为5∶1或更大是适合的。至少为10∶1的选择性则更好。
在本例中，如图3G中所示，将栅形成RIE工艺的第二个工序设计成刻蚀介质叠层的氮化层38和31，并中止于衬垫氧化层35。该第二个RIE工序是分别被优化的RIE工序序列的最后一个RIE工序。重要的是对衬垫氧化层的选择性是5∶1或更大，这是因为否则的话衬垫氧化层35可能会被刻蚀得较多而减少其厚度。
在形成栅孔40后，可除去一部分介质叠层(如以下将描述的那样)，或可继续该工艺处理而不除去这些层中的任何一层。在本例中，在继续该处理之前除去TEOS层39。在这种情况下，栅孔40的深度DGATE大致与层31和38合起来的厚度DSTACK相同(见图3H和3F)。该深度DGATE界定了包括栅氧化层的栅柱41的高度，该栅氧化层和栅柱两者是待形成的。起到栅的作用的柱一般高于100nm，具体地说在100nm和200nm之间。将来的CMOS FET将具有150nm的栅长或更短。这种短的栅(也称为亚光刻栅；150nm或更短)可容易地用本发明的工艺来制造。常规的栅电极的宽度(纸面向外的方向)是在2微米和50微米之间。同样，如需要的话，栅的宽度也可以是亚光刻的。
在通过RIE刻蚀界定了栅孔40后，如图3I中所示，现在淀积薄的侧壁层60。建议在淀积该侧壁层60之前不除去衬垫氧化层35(见图3H)。该层60可以是与栅孔40的垂直侧壁很一致的氮化层。可对这样的氮化层的厚度进行精确的控制。
现在进行下一个刻蚀工序来从水平表面除去侧壁层60。可使用一般的RIE(或另一种刻蚀工艺)。由于该侧壁层60的水平部分的厚度比垂直部分(覆盖栅孔40的侧壁的这些部分)的厚度更薄，故可除去这些水平部分而不会刻蚀很多的垂直部分。当该刻蚀工序结束时，如图3J中所示，其厚度被很好地界定的侧壁隔离层61留下来。这些侧壁隔离层61减少了栅孔40的长度。栅孔的长度减去两倍的侧壁层60的厚度界定了待形成的栅41的长度LG。
现在可从该孔40的底部除去衬垫氧化层35的剩下部分。可使用HF浸溃来完成该工序。HF不刻蚀硅衬底30。在除去栅孔40底部的TEOS 39和衬垫氧化层35之前，除去抗蚀剂。现在，如图3J所示那样，形成精确地被界定的栅氧化层49。该栅氧化层49的厚度和质量与衬垫氧化层35的厚度和质量无关。如需要的话，该栅氧化层49也可比衬垫氧化层厚。
在形成栅氧化层49之前，可在栅孔40的底部形成牺牲氧化层(未示出)。然后，将该牺牲氧化层刻去，对该结构加热。该短系列工序可使在栅孔40底部的硅30的可能损伤(由栅孔形成时的RIE造成)得到愈合。
在另一个实施例中，可将用于形成栅孔的RIE工艺设计成一次不仅刻蚀介质叠层而且也刻蚀衬垫氧化层35。即，RIE工艺中止于硅衬底30。在这种情况下，需要第2个RIE刻蚀工艺对硅的选择性合适，这是因为，否则的话在栅孔40底部的硅30可能被刻去。一旦硅30在栅孔40的底部露出，则如上所述可生长牺牲氧化层。这里，因为RIE对硅的破坏性极大，故这一点尤为重要。该牺牲氧化层的厚度可约为2nm。然后，这样来形成氮化物侧壁层60，使得侧壁隔离层61留在栅孔的垂直表面上。在该工序后，除去该牺牲氧化层(刻去)，如上所述，通过氧化形成栅氧化层49。
在形成该氧化层49之前，例如，可使用HF浸溃对该结构进行清洗。
如图3K中所说明的那样，现在在栅孔40中和在介质叠层最外层上淀积多晶硅41。重要的是要保证多晶硅41完全地充填栅孔40。可借助于LPCVD(例如约在650℃)淀积多晶硅。如上所述，可淀积非晶硅来代替多晶硅。然后，在较晚的时刻可将非晶硅转换为多晶硅。
该多晶硅可以是非掺杂或掺杂的。可在多晶硅淀积期间或在其后将掺杂剂引入到多晶硅中。本发明的工艺的一个优点在于，在对源和漏区进行注入时多晶硅栅不一定要被掺杂。该多晶硅栅可在其后的制造工序的一个工序中被硅化(多硅化物policide)，如认为适当的话，在其后的处理中淀积顶部介质以便保护栅。
如上所述，可将任何材料-适合于作为栅导体-‘充填’到栅孔40中。本发明不限于多晶硅栅。
在淀积起到栅导体作用的材料41之后可以进行平面化工序。CMP工艺是很适合的。在平面化之后，如图3L中所示，露出介质叠层的最上层38。
最后并且也很重要的是，部分或全部介质叠层必须被除去。本实例中除去全部介质叠层。使用热磷酸将氮化层38和31除去。如果侧壁隔离层61是与介质叠层相同的材料，则这些侧壁隔离层61可与介质叠层一起被除去。如果侧壁隔离层61和介质叠层由不同的材料组成，则可将其分别除去。
在完成介质叠层和侧壁隔离层61的除去之后，如图3M中所示，露出带有垂直侧壁42的突出的栅柱41。
现在该工艺可按标准的CMOS技术来继续，该标准的CMOS技术例如在由R.A.Colclaser写的书“微电子工艺和器件设计”的第10章，第266-269页，John Wiley&Sons,1980中作了描述。
在其后的工序中，如图3N中所示，可通过注入合适的掺杂剂来界定源区43和漏区44-如果还没有做的话。这样就界定了沟道45(位于栅柱41之下的源43和漏44之间)。因为如已讨论过的那样，源/沟道和漏/沟道界面是陡峭和突变的(很好地被界定)并使重叠为最小，故沟道长度大致与栅长相同。栅的长度LG可比使用常规的工艺能界定的长度短。通过以上描述的本发明的系列工序可形成亚光刻长度的栅。
可通过来自待掺杂区域上形成的多晶硅层或介电层(如BSG，硼硅玻璃)的外扩散来形成扩散源-漏结，来代替通过注入得到的标准的源和漏区。
为了完成FET，必须设置电极。合适的电极由导电材料、特别是金属来制成，例如通过蒸发和刻蚀或其它技术淀积的Au、Al、Mo、Ta、Ti、Cu、或ITO(氧化铟锡)。再有，现在可形成金属化图形来互连邻近的FET。
以上的实施例和以上提到的可选择的另外的实施例能以各种不同的方式继续修正，如以下所概述的那样。
n+掺杂区例如可被p+掺杂区所取代。掺杂区的大小和形状可以是变化的。衬底可以是p掺杂或n掺杂的硅衬底，或绝缘体上的硅(SOI)衬底，这只是提到一些可能的修正。例如，可使用阱注入剂在n掺杂衬底内界定p掺杂区。这样就可以在p掺杂区内形成n型FET(也称为n沟道FET或NMOS)，而在n掺杂衬底内可直接形成p型FET(也称为p沟道FET或PMOS)。在CMOS技术中，在形成源和漏区之前进行p阱或n阱的扩散。
可借助于本发明的工艺来形成NMOS及PMOS FET。可在同一个和相同的衬底内制成不同沟道型和结构的MOSFET。也可制成其中一些晶体管具有亚光刻栅而其它晶体管具有较长的栅的芯片。
可只除去一部分介质叠层，来代替如图3M中所示那样除去整个介质叠层来得到突出的栅柱41。
按照本发明的工艺对于制造亚-半微米的器件具有巨大的潜力。请注意，亚-0.1微米的器件是栅长L＜0.1微米的器件。
本发明的工艺很适合于高密度的几千兆位DRAM的制造。
按照本发明的FET可用于许多不同种类的电路，诸如高性能的逻辑电路、低功耗的逻辑电路或高密度的存储器，包括以上所述的高密度的几千兆位DRAM。本发明的FET可容易地与其它元件结合在一起，例如电容器、电阻器、二极管、存储单元等。由于它们的尺寸小和容易制造，本发明的FET也适合用于有机显示器或液晶显示器(LCD)。