半导体集成电路中信号配线启动速度的改进 本发明涉及半导体集成电路，具体讲，涉及其中由寄生电容引起的延时得以减少的集成电路。
在传统的半导体集成电路中，以诸如铝线的各种信号配线来连接半导体集成电路的电路块。信号配线上总有寄生电容。如果寄生电容大，信号配线的启动速度就被延时，这样，电路的工作速度就较慢。结果使半导体集成电路的电路特性变差。
另外，为了防止电路工作速度降低，需要使驱动电路的输出晶体管足够大，这样可使寄生电容受到足够的驱动。结果会使芯片体积加大生产效率降低。
下面参考图1来描述在传统半导体集成电路中由寄生中由寄生电容所引起的延时，在图1中，半导体集成电路是由缓存电路B1-B5和信号配线F1-F5构成的。信号配线F1-F5彼此平行靠近安置。信号线F1-F5具有配线电阻R1-R5，在信号线之间的线间电容Cs12-Cs45，以及信号线与半导体衬层或地之间的层间电容Cdf1-Cdf5。缓存电路B1-B5根据输入信号IN1-IN5分别驱动负载(未示出)、配线电阻R1-R5、线间电容Cs12-Cs45以及层间电容Cdf1-Cdf5。
线间电容Cs12-Cs45的每一个都是相邻导线F1-F5之间的电容。因此，线间电容随着相邻导线F1-F5之间的空间变窄而变大。另外，层间电容Cdf1-Cdf5为各信号线F1-F5与下配线或半导体衬层之间的电容。缓存电路B1-B5的输入信号IN1-IN5与解码的信号类似，且输入信号IN1-IN5中仅有一个被启动。例如，当信号IN2为“高”电平时，信号IN1、IN3、IN4和IN5被设为“低”电平。因此，当IN2为“高”电平时，仅信号线F2设为“高”电平。其余的所有信号线F1、F3、F4和F5则设为“低”电平。
也就是说，半导体集成电路处于输出状态①，其中仅信号线F2被选出。接着，当信号IN4在输出状态①被设为“高”电平时，则仅有信号线F4被设为“高”电平。其余所有信号线F1、F2、F3和F5则设为“低”电平。也就是说，半导体集成电路被设定为输出状态②，其中仅有信号线F4被选中。
下表1示出各信号与输出状态之间的关系。
表1 信号线 输出状态① 输出状态② F1 低 低 F2 高 低 F3 低 低 F4 低 高 F5 低 低
从表1可以看出，当半导体集成电路的状态从输出状态①切换到输出状态②时，信号线F4就从“低”电平变为“高”电平。此时，信号线F2从“高”电平切换到“低”电平。但相邻安置的信号线F3和F5则固定为“低”电平。因此，当信号线F4从不工作状态切换到工作状态时，由于线间电容Cs34和Cs45使启动速度降低。
信号线F4地启动速度是由以时间常数τ1表示的方程(1)来表达的：
τ1=R4×(Cs34+Cs45+Cdf4) (1)
从方程(1)可见，随着线间电容Cs34和Cs45增加，启动速度变慢。
下面，参照图2描述第二传统实例。在图2中，第二实施例与第一实施例的不同之处在于每个屏蔽线G1-G4是设在图1的信号线F1-F5中对应相邻的两个之间的。这些屏蔽线G1-G4是全部固定在地电位GND上的。
如表1所示，当状态从输出状态①切换到输出状态②时，屏蔽线G3和G4用于减少耦合到信号线F3和F5上的噪声的影向，而此噪声是在信号线F4从“低”电平切换到“高”电平时产生的。
然而，屏蔽线G3和G4固定到“低”电平。当信号线F4从“低”电平切换到“高”电平时，启动速度的降低大于线间电容CG34和CG44的影响。在此情况下，信号线F4的启动速度可由利用时间常数τ2的方程(2)表示。
τ2=R4×(CG34+CG44+Cdf4) (2)
从方程(2)可看出，应当理解，启动速度随线间电容CG34和CG44的增加而减慢。
下面，参照图3描述第三传统实施例。在上述第二传统实例中，屏蔽线G1-G4固定到地电位。但在第三实施例中，屏蔽线V1-V4则固定到电源电压Vcc上。在此情况下，屏蔽线V3和V4地用于减少耦合噪声对信号线F3和F5的影响，而此噪声是在信号线F4在其电位上切换时产生的。但如第二传统实施例那样，由于线间电容CV34和CV44的影响，信号线F4的启动速度则降低。
下面参考图4描述配线之间的线间电容和半导体集成电路的结构。图4为半导体电路的截面示意图，它由在半导体衬层1上形成的绝缘膜2在该绝缘膜2上的信号线F3-F5构成的。
在图4中，信号线F3-F5是由诸如铝线的金属线构成的。信号线F3-F5的每一个都由半导体衬层1上形成的绝缘膜2与其它配线和半导体衬层1电绝缘开。另外，信号线F3-F5每相邻的两个之间的线间隔S在为了实现高集成度时制得很窄。为此，信号线F3-F5大致设置为其线间隔S等于或窄于从半导体衬层1的主表面到信号线F3-F5的导线层间隔d。于是，线间隔S在细图形形成时就做得很窄。因此，导线之间的线间电容Cs34和Cs45就较大。存在一种情况，即线间电容Cs34和Cs45约为信号线F4与半导体衬层1之间的层间电容Cdf4的电容的3倍。
线间电容Cs34和Cs45以及层间电容Cdf3、Cdf4和Cdf5的典型值如下：
Cs34和Cs45为0.33pf,Cdf3、Cdf4和Cdf5为0.75pf。
在上面的第一传统实例中，并列有多个信号线。在此种情况下，信号线之一的启动速度较大程度上依赖于其它相邻信号线之间的线间电容。在第一传统实例中，当选出的信号线之一被启动后，就需在选定的信号线与另一相邻信号线之间产生电位差。因此，难于减少线间电容。
另外，在形成细图形的过程中配线间隔做得极窄，这样，线间电容就变大。因此，由线间电容引起的延时的影响就变得很严重。
另外，在第二和第三传统实例中，屏蔽线的电位是固定的。因此，在信号线与安置在信号线两侧的屏蔽线之间就产生电位差。因此而难于减少线间电容。因此，存在一种问题，即信号线的启动速度因信号线与每个屏蔽线之间的线间电容而减小。
日本专利公开(JP-A-Showa63-78394)公开了一种预充电时钟信号发生电路。在此对比文件中，预充电存储器的预充电时钟是根据系统时钟脉冲产生的，且延迟的系统时钟脉冲是通过延时电路2对系统时钟脉冲延时而获得的。在此预充电时钟信号发生电路中，提供的基准虚位线(12a,12b)与存储单元部分的位线长相同并连到虚晶体管(Tr1,…)上，其数目与存储器部分的每列的存储单元的数目相同。基准虚位线的线电容和各虚晶体管的结电容被用作预充电时钟信号发生电路中的延时电路2的固定电容。
在日本公开专利申请JP-A-Heisei5-90939中也公开了一种半导体电路。在此对比文件中，提供了两个从配线3上提供电压VA的具有不同阈值的反相器2B和2C。另外，还提供了一个延时电路5，用于对电压VA延时。在反相器2B和2C的输出端分别提供了由NMOS6和7构成的开关和NMOS9和10构成的开关。这些开关根据延时电路5的输出切换，并将输出的信号反相。延时电路5的延时设定得，在反相器2B和2C的输出都被设定为高或低电平之后，立即进行开关的切换。
本发明是为了解决上述问题的。因此，本发明的目的在于提供一种半导体集成电路，其中线间电容的效力寄生地伴随着用于连接半导体集成电路的电路块的信号配线。
本发明的另一目的在于提供一种半导体集成电路，其中，信号线的启动速度得以提高。
本发明的再另一目的在于提供一种半导体集成电路，其中的信号线是受小面积的驱动电路驱动的而不是用大面积的驱动电路驱动的。
为了达到本发明的一个方面，半导体集成电路包括：多个信号线；多个屏蔽线，其每一个都安置在多个信号线的相邻两个信号线之间。一个连在多个屏蔽线上的防干扰部分，用于将防干扰信号加到靠近多个信号线的特定一个信号线的多个屏蔽线的两个屏蔽线上，该防干扰信号切换成与加到特定信号线上的输入信号具有相同相位。
多个输入信号被加到所述多个信号线上，且当多个输入信号被切换时，多个输入信号只有一个被切换。
防干扰部分包括多个分别连到屏蔽线上的防干扰电路。
多个防干扰电路的每一个都包括一个与非门电路，它具有两个连到与防干扰电路对应的屏蔽线相邻的多个信号线的两个信号线上的输入端，以接收输入信号的反相信号，该电路还具有一个接在对应屏蔽线上的输出端。多个防干扰电路还可包括：或非门电路，它具有两个连到与防干扰电路对应的屏蔽线相邻的多个信号线的两个信号线上的输入端；以及一个反相器，连在或非门电路的输出端和对应屏蔽线上。另外，多个防干扰电路的每个电路还可包括一个异或门电路，它具有两个连到与防干扰电路对应的屏蔽线相邻的多个信号线的两个信号线上的输入端，以接收输入信号的反相信号，它还具有一个接在对应屏蔽线上的输出端。
在半导体衬层上形成的绝缘膜上提供了多个信号线和多个屏蔽线，其中多个信号线的每个信号线都是由在信号线一端或两端上的多个屏蔽线的相邻的一个或两个屏蔽线屏蔽的。另外当在半导体衬层上形成的绝缘膜的同样的第一层上提供了多个信号线和多个屏蔽线时，需要使半导体集成电路还包括多个在半导体衬层和第一层之间的同样的第二层上提供的第一屏蔽配线图形。此时，多个屏蔽配线分别连接到多个第一屏蔽配线图形上。否则，当半导体衬层上形成的绝缘膜的同样的第一层上提供了多个信号线和多个屏蔽线时，半导体集成电路可以还包括：在半导体衬层和第一层之间同样的第二层上提供的多个第一屏蔽线图形，且在半导体衬层和第二层之间的同样的第三层上提供的多个第二屏蔽线图形。此时，多个屏蔽线的每一屏蔽线交替地连接到多个第一屏蔽线图形和多个第二屏蔽线图形之一上。与夹有多个信号线的特定一个信号线的屏蔽线相对应，提供第一屏蔽线图形和第二屏蔽线图形，以将特定信号线从半导体衬层上屏蔽开。需要在多个输入信号是在复位到预定电平之后重新提供输入信号。
为了达到本发明的另一方面，在半导体集成电路中提高信号线的启动速度的方法包括步骤：
提供多个信号线；以及
当在多个信号线上加有多个输入信号时，由夹着未连接到预定电位的特定信号线的第一和第二屏蔽线将多个信号线之一从其它所述的多个信号线上屏蔽开，这样，仅有多个信号线的特定信号线被启动。此时，屏蔽步骤包括减小特定信号线与第一和第二屏蔽线的每个屏蔽线之间的线间电容。减小线间电容的步骤包括将具有与加到特定信号线上的输入信号具有相同相位的防干扰信号加到相邻的第一和第二屏蔽线上。
在上述方法中，屏蔽步骤还包括将特定信号线与半导体衬层屏蔽开。将特定信号线与半导体衬层屏蔽开的步骤包括：在特定信号线与半导体衬层之间提供分别连接在第一和第二屏蔽线上的第一和第二屏蔽线图形。
在此情况下，当在半导体衬层上形成的绝缘膜的同样的第一层上提供特定信号线和第一和第二屏蔽线时，提供第一和第二屏蔽线图形的步骤包括在半导体衬层与第一层之间的同样的第二层上提供第一和第二屏蔽线图形。
而当在半导体衬层上形成的绝缘膜的同样的第一层上提供特定信号线和第一和第二屏蔽线时，提供第一和第二屏蔽线图形的步骤包括：在半导体衬层和第一层之间的第二层上提供第一屏蔽线图形；以及
在半导体衬层和第二层之间的第三层上提供第二屏蔽线图形。
该方法可以还包括在多个输入信号新加到多个信号线之前将多个输入信号复位到预定电平的步骤。
图1为在第一传统实例中半导体集成电路的等效电路图；
图2为在第二传统实例中半导体集成电路的等效电路图；
图3为在第三传统实例中半导体集成电路的等效电路图；
图4为截面图，示出在第一传统实例中的半导体集成电路的结构；
图5为根据本发明第一实施例的半导体集成电路的等效电路图；
图6A-6I为时序图，示出第一实施例中半导体集成电路的各配线上的波形；
图7A-7C为时序图，示出第一实施例中半导体集成电路的配线S3、F4和S4上的波形；
图8为截面图，示出第一实施例中半导体集成电路的结构；
图9为在第一实施例中输入和输出信号，以及在传统实例中输出信号的信号波形；
图10为根据本发明第一实施例的半导体集成电路的第一种变形的等效电路图；
图11为根据本发明第一实施例的半导体集成电路的第二种变形的等效电路图；
图12为截面图，示出根据本发明第二实施例的半导体集成电路的结构；
图13为截面图，示出根据本发明第三实施例的半导体集成电路的结构。
图5示出根据本发明第一实施例的半导体集成电路的结构的电路图。注意，与图1中的相同的元件在此图中以相同的标号标出。即，缓冲电路B11-B51的每个都是由两个反相缓冲器构成的，并将输入信号IN1-IN5放大。信号线F1-F5接到缓冲电路B11-B51的输出上，并且寄生地伴着配线电阻R1-R5。电容Cdf11一Cdf51为信号线F1-F5和下配线层或半导体衬层之间的层间电容。因此，上述元件与图1的传统实例中的完全相同。
防干扰电路W1-W4分别由2输入与非门NAND1-NAND4构成。这些与非门的输入端接相邻缓冲电路的缓冲器之间的节点a-e。节点a-e3的逻辑电平与输出逻辑电平相反。也就是说，缓冲电路11的两个反相缓冲器之间的节点a和缓冲电路B21的反相缓冲器之间的节点b接与非门NAND1的输入端。同理，缓冲电路B21的节点b和缓冲电路B31的节点C接与非门NAND2的输入端。对与非门NAND3和NAND4的每个来实现同样的情况。
另外，屏蔽线S1-S4接与非门NAND1-NAND4的各输出端。这些屏蔽线S1-S4信号线F1-F5安置并与之平行。配线电阻Rs1-Rs4和层间电容Cds1-Cds4分别是伴着屏蔽线S1-S4。另外，信号线F1-F5和屏蔽线S1-S4之间的线间电容Cs101-Cs108分别伴着屏蔽线S1-S4。
下面，描述根据本发明第一实施例的半导体集成电路的操作。
假定缓冲电路B11-B51的输入信号IN1-IN5为一个信号组，其中只有从输入信号IN1-IN5中自由选出的一个信号被启动，作为解码信号。例如，当信号IN2为“高”电平时，其它所有信号IN1、IN3、IN4和IN5则为“低”电平。
现在，当信号线F1-F5从表1中的输出状态①切换到输出状态②时，屏蔽线S1-S4如表2那样切换。
表2 屏蔽线 输出状态① 输出状态② S1 高 低 S2 高 低 S3 低 高 S4 低 高
表2也可用图6A-6I的信号波形来表示出来。从这些波形中，可以理解，在信号线F4两端的屏蔽线S3和S4的波形以与信号线F4同相的方式切换。因此可以假定与屏蔽线S3和S4有关的线间电容Cs106和Cs107此时几乎为零。因此信号线F4的启动速度可表示为：
τ3=R4×Cdf4′ (3)
当方程(3)与方程(1)和(2)比较后，应当明白由于线间电容被除去。这样，信号线F4和启动速度就大大提高。
上面描述了信号线F2从“高”电平切换到“低”电平，在信号线F3上安置的信号线F4从“低”电平切换到“高”电平。下面将描述相邻信号线的切换，例如，信号线F3从“高”电平切换到“低”电平，信号线F4从“低”电平切换到“高”电平。
此时信号线F1-F5的状态如表3所示，而屏蔽线S1-S4的状态如表4所示。
表3 信号线 输出状态③ 输出状态② F1 低 低 F2 低 低 F3 高 低 F4 低 高 F5 低 低
表4 屏蔽线 输出状态③ 输出状态② S1 高 低 S2 高 低 S3 低 高 S4 低 高
如表3和4所见，在信号线F4两端上安置的屏蔽线S3和S4如图7A-7C所示随信号线F4的切换而切换。在此情况下，在信号线F4被切换之前，在信号线F4与屏蔽线S3之间产生电位差。因此，线间电容Cs106与图6A-6I的情况相比被过度叠加。然而，屏蔽线S4跟随于信号线F4的切换。因此，线间电容Cs107基本为零。这样，与图1的传统实施例相比可以将线间电容大大降低。
在另一情况下，在表3的状态由输出状态③切换到输出状态②之前，所有的配线信号F1-F5可根据复位信号而设在“低”电平。随后，提供与输出状态②对应的输入信号IN1-IN5。夹有信号线任意其一的屏蔽线与信号线同步启动。因此可以大大减小线间电容。在此方法中，复位信号需要一个时间Treset。但当因线间电容引起的延时大于时间Treset时，就可以从整体上提高信号线的启动速度。
下面参照图8描述半导体集成电路的结构。此时，假定每两个相邻配线F1-F5的配线间隔S与图4所示信号配线间隔S相同。
除了信号线F3和F4之间和信号线F4和F5之间的屏蔽线S3和S4之外，图8的基本结构与图4的相同。
然而，与图4的线间电容相比，线间电容Cs105-Cs108大大地增加了。经模拟装置确定的各电容值如下：Cs105-Cs108=1.21pF，而Cdf3-Cdf5=0.44pF。
线间电容Cs105-Cs108与线间电容Cs34和Cs45相比增加了3.7倍。在图4中，相邻信号配线为F3和F4或F4和F5，而在图8中，信号线F3与屏蔽线S3相邻。因此，由于配线间隔S的减少而使线间电容大大增加。
也就是说，在图4中，为了防止信号配线的相互干扰，信号线F3-F5之间的信号线间隔S需要宽于电路设计所允许的最小尺寸。但信号线F3-F5的任何一个与屏蔽线S3和S4中相邻的一个之间的配线间隔S可以是电路设计中最小的允许尺寸。这是因为，甚至相邻的两个信号配线F3-F5之间的配线间隔与图4所示的相同时，信号线F3-F5的启动速度仍可由屏蔽线S3和S4而大大增加。
另外，0.44pF层间电容Cdf31-Cdf51小于图4所示的0.75pF的层间电容Cdf3-Cdf5。这是因为图8所示的信号线S3和S4的配线宽度小于图4所示信号线的配线宽度。
下面参考图9描述利用经装置模拟而确定的各电容值和电阻值的启动速度的模拟结果。此情况下，由图5中缓冲电路B11-B51和与非门NAND1-NAND4所占的区域设定为约等于图1所示的缓冲电路B1-B5的区域。因此，图5的缓冲电路的B11-B51的每一个缓冲电路晶体管的电流驱动能力设为图1的缓冲电路B1-B5的每个缓冲电路的晶体管的电流驱动能力的1/3。
从图9可以看见，虽然线间电容大大提高，但与图1的传统实例相比图5所示信号线F4的启动速度也得以提高。另外，缓冲电路的晶体管的电流驱动能力减为图1所示缓冲电路的晶体管的电流驱动能力的1/3。
将来，信号线之间的配线间隔将随着细图形形成技术的发展而更窄。到时，将使线间电容与整个线间电容之比进一步增加。因此，在将来线间电容将对半导体集成电路的读取速度有较大影响。在这种情况下，本发明将更加有效。
在以上描述中，每个防干扰电路W1-W4都是由与非电路NAND1-NAND4构成的。但正如图10的第一种变型所示，每个防干扰电路W11-W41可由2输入或非电路和反相器构成。或非电路的输入端分别接相邻缓冲电路B11-B51的输出上。或非电路的输出接反相器的输入端。另外，如在图11所示的变型中，每个防干扰电路W12-W42可由异或电路构成。异或电路的输入端如图5的第一实施例那样，接到相邻缓冲电路B11-B51的节点a-e上。在此情况下，当输入信号IN1-IN5的其中唯一一个被启动作为解码信号时，防干扰电路W11-W41或W12-W42与防干扰电路W1-W4相同的方式工作。
防干扰电路的电路结构并不局限于上述结构。如图6A-6I所示，电路结构也可采用当选择信号线切换到“高”电平时夹有一个选定的信号线并设为“高”电平的屏蔽线中唯一的一个。
下面，参考图12描述根据本发明第二实施例的半导体集成电路。图12示出第二实施例中半导体集成电路的截面图，它包括信号线F3-F5、屏蔽线S31A和S31B，以及S41A和S41B。
在图12中，在第一配线区4中形成信号配给F3-F5和屏蔽配线S31A和S41A。另外，在第二配线区5中形成屏蔽线图形S31B和S41B。屏蔽线S31A和S41A分别经触点3接屏蔽线图形S31B和S41B。触点3可由诸如铝或导电多晶硅的金属形成。
在此结构中，线间电容Cs205为信号线F3和屏蔽线S31A之间的电容。层间电容Cdf32为信号线F3与半导体衬层1之间的电容。与之类似，线间电容Cs206-Cs208分别为相邻的两个信号线F4和F5以及屏蔽线S31A和S41A之间的电容。另外，层间电容Cdf42为信号线F4与半导体衬层1之间的电容，而层间电容Cdf52为信号线F5与半导体衬层1之间的电容。
信号线F4在其两端上被屏蔽线S31A和S41A屏蔽。此外，信号线F4在垂直方向被屏蔽线图形S31B和S41B屏蔽。此外，屏蔽效果高于图8所示的结构。另外，层间电容Cdf32-Cdf52是在信号线F3-F5与经裂缝的半导体衬层1之间形成的。因此，层间电容Cdf32-Cdf52可做得非常小。当采用屏蔽线S1-S4时，所示结构中的层间电容对启动速度有支配作用。因此，信号线的启动速度可做得较高。
在此结构中，屏蔽线S31A和S41A的层间电容较大，从而对信号线F4和F5的层间电容产生不平衡。但所启动的信号线的启动速度可增加得更多。此时，需要调节缓冲电路和防干扰电路的每个晶体管的电流驱动能力，并调节信号线的配线电阻和屏蔽线的配线电阻。
另外，图13示出根据本发明第三实施例的半导体集成电路的结构。图13，在第一配线区4中形成信号线F3-F5以及屏蔽线S32A和S42A。在第二配线区5中形成屏蔽线图形S42B，并在第三配线区6形成屏蔽线图形S32B。另外，屏蔽线S32A和S42A分别经触点31和32接屏蔽线图形S32B和S42B。
在这种结构中，线间电容Cs305是在信号线F3和屏蔽线S32A之间的。与之相似，线间电容Cs306-Cs308是在两个信号线F4和F5与屏蔽线S32A和S42A之间的。信号线F4在其两端是由屏蔽线S32A和S42A屏蔽的。此外，信号线F4由屏蔽线图形S32B和S42B在垂直方向上完全从半导体衬层1上屏蔽开来。因此，信号线F4的层间电容可小到忽略层间电容的程度。因此，由于当形成屏蔽线时层间电容对启动速度有支配作用，故信号线的启动速度可进一步提高。
如上所述，根据本发明的半导体集成电路，可以使信号线的启动速度得以提高。具体讲，当启动了输入信号中优选的一个作为解码信号时，同相切换信号线和夹有选定的信号线的屏蔽线。这样，每个屏蔽线与启动的信号线之间的线间电容很小，从而使启动速度提高。
另外，对启动速度有决定性影响的信号线的线间电容可以很小。因此，信号线的启动速度可进一步提高。
另外，可以用具有小面积的驱动电路而不是用具有大面积的驱动电路来驱动信号线。