半导体器件及其制造方法 本发明涉及具有带浮置栅的存储器单元的半导体器件及其制造方法。
参照图4和图5A、图5B，说明常规的普通闪速存储器。
在图5A和图5B所示的闪速存储器的存储器单元中，通过栅绝缘膜502在半导体衬底501上形成浮置栅503。各浮置栅503有T形部分和水平延伸的上部。这种形状增大了浮置栅503的电容。
在半导体衬底501的绝缘膜502的两侧形成源极504和漏极505，由用于元件隔离的隔离氧化膜506限定和隔离元件区。通过ONO膜507在浮置栅503上形成控制栅508。控制栅508构成字线的一部分。形成多个浮置栅503共用的源极504和漏极505，并把共同形成的漏极505用作位线的一部分。
如图4和图5A所示，闪速存储器在栅极长度方向上有由隔离氧化膜506限定的多个存储器单元。在与栅极长度方向垂直交叉的方向上按预定间隔距离相互分开地规则排列多个浮置栅503，从而形成包括多个存储器单元的存储器单元阵列。如图4和图5B所示，用作位线地一部分共用漏极505在一个存储器单元的端部通过接触509连接位互连(bitinterconnecton)511。通过层间绝缘膜510在控制栅508上形成位互连511。
在图4所示的闪速存储器的平面排列中，在栅极的长度方向上延伸形成多个控制栅508，并相互平行地排列以连接各存储器单元阵列的相应存储器单元行(row)。在与栅极长度垂直交叉的方向上延伸形成多对源极504和漏极505，并相互平行地排列以对应于存储器单元阵列。
如上所述，在常规闪速存储器中，形成多个存储器单元共用的源极504和漏极505。漏极505被用作位线一部分，并对多个存储器单元设置连接位线的一个接触。因此，可减小在栅极长度方向上存储器单元中的间隙，从而可减小存储器单元的尺寸。
在安装于例如微型计算机中的闪速存储器中，需要更快的读出速度以与高速运行的微型计算机的要求一致。如上所述，在源极被共用于多个存储器单元和接触被连接于多个存储器单元一部分的存储器单元阵列中，漏极区有高达100Ω/□的表面电阻，该电阻成为远离接触的存储器单元的大漏极电阻，会影响高速运行。
本发明的目的在于提供可高速运行的半导体器件及其制造方法。
为了实现以上目的，按照本发明，提供带有多个存储器单元的半导体器件，各存储器单元包括通过与周边部分绝缘的栅极绝缘膜在第一导电型的半导体衬底上形成的浮置栅，通过隔离氧化膜在浮置栅上形成的控制栅，在浮置栅两侧的半导体衬底上形成的第一源极和第一漏极，并用第二导电型杂质对其掺杂，以及在第一漏极和第一源极的至少一个的表面上形成的第一硅化物层。
图1A至图1J’是表示按照本发明实施例制造半导体器件的方法的步骤图，其中图1A至图1J是存储器单元形成区的剖面图，图1A’至图1J’是存储器单元形成区的周边电路区的剖面图；
图2A和图2B分别是按照图1A至图1J’的步骤形成的半导体器件主要部分的剖面图；
图3是按照图1A至图1J’的步骤形成的半导体器件的等效电路图；
图4是常规的普通闪速存储器的存储器单元的平面图；和
图5A和图5B是分别沿线A-A’和B-B’剖取的剖面图。
下面，参照附图详细说明本发明。
图1A至图1J’是表示按照本发明实施例制造半导体器件的步骤图，其中图1A至图1J表示构成闪速存储器的存储器单元形成区，图1A’至图1J’表示存储器单元形成区的周边电路区。由于闪速存储器单元的平面布置与图4所示相同，所以省略其说明。
首先，如图1A所示，在由元件隔离区102限定的半导体衬底101的区域中形成以下结构。该结构是具有构成存储器单元的浮置栅的晶体管的一部分，并由下电极104a、轻掺杂区106和源极107及漏极108构成。在栅极绝缘膜103上形成下电极104a。在形成于下电极104a侧壁上的侧壁105下面形成轻掺杂区106。源极107和漏极108是延伸轻掺杂区106所形成的杂质区。
在本实施例中，半导体衬底101具有p型导电性，轻掺杂区106是轻掺杂n型杂质的区域，源极107和漏极108是掺杂n型杂质的区域。在由多晶硅构成的下电极104a上形成由氮化硅构成的保护膜109。
形成由电极材料构成的膜并利用公知的光刻技术等构图该膜，从而形成下电极104a。因此，当在电极材料膜上形成由氮化硅构成的绝缘膜并达到预定厚度，随后按上述方式构图时，如图1A所示，在下电极104a上形成保护膜109。
在下电极104a上形成达到预定厚度的绝缘膜，随后利用具有垂直各向异性的干式腐蚀深腐蚀绝缘膜，形成由绝缘材料构成的侧壁105。
如图1A’所示，在存储器单元形成区周围形成的周边电路中，同步地形成具有与图1A所示下电极104a对应的下电极作为栅极104c的晶体管。因此，在这种周边电路区，在栅极104c上不应该形成保护膜109。换句话说，在该区域中可以不形成上述由氮化硅构成且作为保护膜109的绝缘膜。
如图1B所示，在半导体衬底101的整个表面上形成钴膜110。此时，在如图1B’所示的周边电路区上也形成钴膜110。在这种状态下，通过加热等使与钴膜110直接接触的硅化物区被硅化(silicidized)，从而在源极107和漏极108的表面上形成硅化物层110a和110b，如图1C所示。
此时，尽管因保护膜109的存在在下电极104a上未形成硅化物层，但由于没有保护膜109，在周边电路区中的栅极104c上形成硅化物层110’。如图1C’所示，同样在栅极104c两侧的源极107’和漏极108’的表面上形成硅化物层110’。
如图1D和1D’所示，除去钴膜110，并如图1E和1E’所示，在半导体衬底101上形成由氧化硅构成的层间绝缘膜111。
如图1F所示，利用化学机械研磨深腐蚀层间绝缘膜111直至露出保护膜109的表面。如图1F’所示，由于层间绝缘膜111保留在其上形成有硅化物层110a的周边电路区中的栅极104c上，所以硅化物层110’未露出。
如图1G所示，相对于氧化硅有选择地腐蚀氮化硅，以除去保护膜109而露出下电极104a的上表面。
如图1H所示，在包括下电极104a露出的上表面的层间绝缘膜111上形成与下电极104a相似导电材料的多晶硅构成的导电膜，并局部除去该膜，以在与其接触的下电极104a上形成上电极104b。下电极104a和上电极104b构成浮置栅104。
在图1G和图1H的步骤期间，如图1G’和图1H’所示，不改变周边电路区域。
如图1I所示，在层间绝缘膜111和浮置栅104上表面上形成ONO膜112。ONO膜112具有在氧化硅膜之间夹置氮化硅构成绝缘膜而形成的三层结构。在周边电路区中，在层间绝缘膜111上形成ONO膜112，如图1I’所示。
如图1J所示，在栅极长度方向上形成控制栅113，使其在浮置栅104上延伸。如图1J’所示，在周边电路区上没有形成控制栅113。
在包括控制栅113的半导体衬底101的整个表面上形成层间绝缘膜114。随后，如图2A所示，在未形成浮置栅或控制栅的区域中形成接触115，以便使杂质区108a通过硅化物层110b连接于漏极108。形成与接触115连接的位互连116。在与源极107连接的杂质区107a上形成硅化物层110a。
结果，如图2A和2B所示，通过接触115和硅化物层110b，位互连116与形成有浮置栅104的晶体管的漏极108连接，其中硅化物层110b延伸过漏极108并与杂质区108a连接。
图3表示本实施例的存储器单元的等效电路。
如图3所示，由虚线包围的区401构成一个存储器单元阵列。在一个存储器单元阵列中形成多个存储器晶体管共用的源极线402和漏极线403。
在本实施例中，由上述源极107和与其连接的杂质区107a所构成的共用源极以及在源极107和杂质区107a上形成的硅化物层110a构成源极线402。
由上述漏极108和与其连接的杂质区108a构成的共用漏极以及在漏极108和杂质区108a上形成的硅化物层110b构成漏极线403。
因此，在一个存储器单元阵列中形成各晶体管共用的由硅化物层110a和110b形成的共用源极和漏极，从而形成位线的一部分。用作位线的一部分的硅化物层110a和110b有低至5Ω/□的表面电阻。因此，在本实施例中，同样在存储器单元阵列中，多个存储器单元有共用的一个漏极，在漏极的表面上形成硅化物层，以便在漏极区的硅化物层的一个部分上形成接触，即使在远离接触的存储器单元中，漏极电阻也不变大，不影响高速运行。
如上所述，根据本发明，即使在将多个存储器单元排列成配有共用源极和漏极时，在这些多个存储器单元的一个部分上也形成漏极接触，而且共用漏极作为位线的一部分，即使在远离接触的存储器单元中也可抑制因漏极电阻产生的延迟，可以获得高速运行。
由于可以减小共用漏极和源极的电阻，所以对于由许多组存储器单元形成的存储器单元阵列来说，可以形成与位线连接所需的一个接触，从而可以减小存储器单元形成区的面积。
即使在形成浮置栅的上部，使其在源极区和漏极区之上延伸时，也可以在源极和漏极上形成硅化物层。