信号恢复系统 本发明涉及一种信号恢复系统，特别涉及一种用于残留边带(VSB)数字信号的码元同步(sync)恢复系统。
近来采用的高级数字电视信号标准针对的是具有两帧数据段的多电平信号，每帧包括313个段，如图1所示。每帧的第一段包括一个双电平帧同步信号，每段具有832个多电平码元，其中每段的前四个码元定义了一种双电平段同步模式。增加一个小的引导信号以帮助在接收机中的载波恢复。接收机最好包括一个用于恢复发射的信号的频率和相位锁定环(FPLL)。在发射信号中的数据需经预编码、隔行扫描和前向纠错，以提供噪声防护并帮助抑制同信道NTSC信号。
对接收机的一个重要的要求就是迅速并精确地达到在场操作条件下的码元捕获的能力。额定码元频率是10.76兆码元每秒，在理想情况下，接收机应该在200毫秒内将码元频率锁定捕获在一个超过+/-70百万分率(ppm)的范围内。
现有的同步信号恢复系统在达到所需码元捕获时存在着一些困难。例如，精确的码元捕获被不能接受的信噪比电平所阻碍。而且，在发射VSB信号期间，原始信号同步码元模式捕获静电(static)例如幻影信号(ghost signals)。该幻影信号使得原始同步码元模式失真，并阻止对同步存储单元的精确检测。因此，幻影信号会不利地延迟对码元的捕获。
本发明的一个目的是至少解决现有技术的问题和缺陷。
本发明的另一目地是迅速获得信号同步。
本发明的另一目的是提高信号同步的能力。
本发明的另一目的是精确地恢复原始同步信号。
本发明的另一目的是防止由噪声信号引起的不必要的延迟。
本发明的其他优点、目的和特征将在下面的说明中部分地阐述，并且对于本领域普通技术人员在审查了下面的说明后这些将变得明显，或者可以从本发明的实施中获得。本发明的目的和优点可如同权利要求书所特别指出的那样实现及获得。
下面参考附图详细说明本发明，在附图中，相似的标号表示相似的单元，其中：
图1显示了一个标准多电平电视信号；
图2是包含本发明的数字VSB信号接收机的方框图；
图3是段同步恢复的方框图；
图4是包含本发明的段同步恢复配置的组合示意图和方框图；
图5是一个积分器的方框图；
图6是包含本发明的一个同步计时(timing)发生器的电路图；
图7是包含本发明的另一方面的一个同步计时发生器的简化方框图；
图8(a)-(c)显示了在一个同步模式上的幻影静电干扰的影响；
图9A是包含本发明的相关器的方框图；
图9B是相关器内正、负同步相关检测器的电路图。
参考图2，数字VSB信号接收机包括一个用于恢复发射的VSB信号的调谐器、IF和解调器10。这种配置最好包括一个用于使用发射信号中的小引导信号迅速捕获信号的频率和相位锁定环(FPLL)。将已解调的信号提供给一个模/数(A/D)变换器12，在模/数(A/D)变换器12中，基带信号变换为多个多电平码元。A/D变换器12将这些码元提供给一个DC消除电路14，在该电路中，消除所有DC，包括引导信号，然后该信号通过一个极性校正电路16，如果需要，可以改变其极性，因为解调器FPLL是双相稳定的，并且可以锁定在两个相位的任一个中。将该信号提供给一个信号处理模块18，该模块18包括均衡器、相位跟踪仪和数据限幅器、码元至字节变换器、去交织器、R-S译码器和信号去扰频器。
极性修正电路16的输出还提供给段同步恢复电路20、帧同步恢复电路21、码元同步滤波器22和自动增益控制(AGC)电路19。AGC电路19向调谐器、IF和解调器10提供合适的上下控制信号，用于控制输入信号的电平。码元同步滤波器22向一个错误脉冲电路23供电，该错误脉冲电路23包括向一对计数器25和26供电的触发器24。计数器25和26的输出耦合到一个电荷泵27，该电荷泵27通过一个低通滤波器28供电给一个压控晶体振荡器(VCO)29。段同步恢复电路20的段同步输出、帧同步恢复电路21的帧同步输出和VCO29的输出都提供给一个计时模块30，该计时模块30导出适当的计时信号，包括那些提供给A/D12和信号处理模块18的信号和错误脉冲电路23的允许信号。段锁定信号和帧锁定信号也从相应的段同步和帧同步恢复电路20和21导出。
如上所述，基带信号可以具有两种极性中的一种，这取决于译码器FPLL(未显示)的锁定相位。在由FCC批准的数字VSB系统中，同步模式包括四个连续的双电平码元，极性为+--+(或‘1001’)。因此，这个同步模式的反极性方案为-++-(或‘0110’)。在最佳实施例中，为与这两种模式相关，对数据码元流进行搜索，直到确认已找到同步模式，此时，如果需要，可以改变所接收信号的极性，以生成所需的码元极性。在最佳实施例中，在所接收信号中的码元频率大约为10.76兆码元每秒，VCO29的频率设置到一标称值，并根据需要增加或减少，以达到锁定到所接收码元频率的条件。但也可以采用其他频率设置。
图3显示了段同步恢复电路20的方框图，图4显示了其电路图，该段同步恢复电路20用于为上述的正、负同步码元模式搜索连续的四个码元组。参见图3，段同步恢复电路包括相关器40、积分器50、比较器60和同步计时发生器70。在图4中，相关电路400为上述的正、负同步码元模式搜索连续的四个码元组。由于相关电路与接收的码元的极性有关，所以很显然许多四个码元组可以与双电平同步码元模式相关。如前所示，为一个段积分器500指定正的或负的同步相关为a+2，其中，段积分器500包括加法器502、限幅器504和832×5位FIFO506。在达到了段锁定之后，如同产生的段锁定信号所显示的，指定给负同步相关的值从+2减小到+1。(在段锁定时，对于同步已经定位具有高置信度，并且为了迅速达到段锁定对负模式相关赋予较小的加权。)四个码元组的非同步模式相关被指定为值-1。段同步积分器500范围为-16至+15，初始设置在-16。然而，该范围可以根据所需结果的精度设置在较高或较低数上。
图5显示了依据本发明的另一个最佳实施例的段积分器500的方框图。段积分器500包括加法器512、第一触发器513、限幅器514、第二触发器515和832×5位FIFO516。在这种配置中，加法器512和限幅器514以与加法器502和限幅器504相同的方式运行。然而，触发器513和515每个保持一个码元，并且与FIFO516一起，将所有832个码元及时地处理到比较器600。
再参见图4，段积分器500的输出提供给比较器600，依据本发明，比较器600具有两个不同的阈值电平，用于确定其输出。最初，比较器600的输出的阈值电平设置为0。当产生一个阈值转换信号时，该阈值改变到+14，这将在下文说明。比较器600的输出提供给一个同步计时发生器700。或者，比较器600的输出也可以提供给一个极性选择电路800，如图4所示。可以理解，极性选择电路800可以省略。
极性选择电路800包括向“异或”(XOR)门830和“与”(AND)门850馈电的触发器810和触发器820。XOR门830耦合到5位计数器840的复位端，5位计数器840的输出耦合到AND门850。AND门850输出到触发器860的T输入端，当计数器840计数到一预定数，这里为32时，触发器860生成一个用于极性修正电路16的输出信号。触发器810由AND门870的输出触发，AND门870的一个输入来自比较器600，另一个输入来自相关电路400的“任何(同步模式)相关”输出402。相关电路400的“负(同步模式)相关”输出404提供到触发器810的D输入端。其操作是这样的，如果接收到32个连续的负同步模式相关输出，则极性选择电路800将产生一个输出到极性修正电路16的信号，以改变基带信号的极性。(需要注意的是，这优选的是信号的极性可以在解调器输出改变。)
同步计时发生器700包括置信度(confidence)计数器710、计时器712以及第一和第二多级计数译码器(MDCD)714和716。计时器712和经由第一MDCD714的置信度计数器710都耦合到第二MDCD716，第二MDCD716输出段同步定位信号。第一MDCD714也输出其他段相关信号，这将在下面进行讨论。计数器712连续地循环计数(通常从1到832或每段中的码元数)，并在达到一个特定的计数值时输出一个允许信号。同时，当在一个码元存储单元处的同步模式相关达到一预定阈值时，置信度计数器710接收来自比较器600的一个控制信号。允许信号启动置信度计数器710，以便确认从比较器600接收的控制信号是否与计数器712的计数值一致。如果计数值和控制信号一致，则置信度计数器710增加1，反之，则置信度计数器减1，直到产生段锁定信号。
图6显示了依据本发明的一个方面的同步计时发生器的详细结构电路图。同步计时发生器700包括双向(UP/DN)计数器712和第一MDCD714，第一MDCD714被分成一个192+128译码输出732、一个192+64译码输出734、一个大于192+31译码输出736、一个大于192+2译码输出738和一个0译码输出739。UP/DN计数器712用作为置信度计数器。192是用于在复位信号上产生滞后的任意预置值。比较器600的输出通过AND门750和一个OR门752提供给计时器712。码元时钟信号提供到计时器712的时钟输入端和AND门754的一个输入端，AND门754的输出耦合到UP/DN计数器712的时钟输入端。AND门754的另一个输入端与XOR门756的一个输入和OR门752的一个输入并联。XOR门756将192计数预置值装入置信度计数器710。OR门752的输出耦合到XOR门756的另一个输入。829计数译码器722和多级计数译码器716耦合到计时器712。当计时器712达到计数值829时，译码器722运行，当计时器712达到相应于段同步和其他段相关计时的计数值时，译码器716运行。AND门750的另一个输入为一个允许结构在FIF0506中的识别出的码元存储单元中移动的正常滑动允许信号。由译码输出68产生的滑动禁止信号禁止这种移动，并显然只有当对于在信号中的同步存储单元已经达到了一个相当程度的置信度时才产生该滑动禁止信号。
在操作中，为832个码元存储单元中的每一个识别的同步模式相关模式(正的和负的)由段积分器500的操作增强。当在相应于FIFO506的任何一个存储单元的任何码元位置处的网络同步模式相关的数目达到计数值0(对于每一存储单元段计数器从-16开始计数)时，比较器600产生一个记时置信度计数器710的输出，置信度计数器710有一个预置值192。连续的同步模式相关是从比较器600的进一步输出中所产生的相同的码元存储单元，其中只要段积分器500的输出超过阈值零，比较器600就产生一个输出。当置信度计数器710达到一个超过192+2的计数值时，允许VCO29基于从错误脉冲电路23接收到的错误脉冲信号改变其频率，其中错误脉冲信号表示在基带码元频率和VCO频率之间的频率差。当为码元位置接收到比较器600的多于31个连续输出时，与滑动禁止信号一起产生段锁定信号。段锁定信号使得相关器400将指定给负相关的值从a+2改变到a+1。滑动禁止信号防止UP/DN计数器710的复位和在计时器712中的改变，并指示已找到同步的高置信度。
同时，极性选择电路800保持在同步模式的连续负相关的数目上的计数值。只要由相关电路400找到任何同步模式相关(负或正)，AND门870的两个输入即为有效，与来自比较器600的输出一致。只要找到相关的负相关输出404，相关电路400的负相关输出404即为高。该输出被加到触发器810的D输入端，并得到一个Q输出，加到触发器820的D输入端、AND门850的一个输入端和XOR830的一个输入端。计数器840和触发器820用段同步信号作为时钟。当计数器840达到计数值32时，它向AND850的另一个输入端提供一个输出。只要相关电路400的负相关输出404指示一个正(非负)相关，则计数器840将由XOR830的输出复位。于是，需要用来自相关电路400的32个连续负同步模式相关来指示已经在FIFO存储单元中找到的同步是负极性的。其结果是导致从极性修正电路800向极性电路16输出一个信号以改变信号的极性。
随着比较器600的连续输出的出现，表明码元位置继续反映出同步模式的存在，置信度计数器710继续计数。当计数达到192+64时，产生阈值转换信号，该信号使得比较器600的阈值从0上升到+14。此后，只有来自段积分器500的输出+14或更高才能从比较器600产生一输出。这种情况表明了已找到同步的一个非常高的置信度，并且从根本上将其与相应于在FIFO中的其他码元存储单元的值区分开来，产生非常高的抗噪声性。
基于在置信度计数器710中的值选择两个不同的阈值电平。这使得当VCO和码元频率相差很远时能迅速捕获同步存储单元，并且当频率很近时获得高的抗噪声性和抗错误性。于是本发明在低信噪比电平下能提供宽范围捕获和好的性能。
如上所述，在VCO试图与码元频率匹配时，基于在置信度计数器710中的值，段计时可以被复位(允许滑动到FIFO506中一个新的码元存储单元)。当在频率锁定之前两个频率继续滑动、互相错过时，段计时的复位保证正确的VCO修正采样。
置信度计数器710在同步捕获期间提供一个相当大的滞后，以防止在当频率相互之间非常接近时出现的拍音期间VCO修正的丢失。当所有置信度都丢失时，也对整个电路复位，以防止出现闭锁情况。
通过应用一个从四个段码元导出的错误信号作为VCO的修正因子来获得码元同步。如同参考图3所说明和显示的，在段锁定之前获得段同步。如果需要，本发明接收同步的任一种极性，直到极性可以被确定和改变。在最佳实施例中，(将值+2指定给一种同步模式，将-1指定给其他所有模式)，对于相关模式，相关器驱动段积分器的值到+15，对于不相关模式，相关器驱动段积分器的值到-16。最初的阈值零只需要八个相关码元模式来确定最初的同步位置。
当同步位置为已知时，对极性采样，并且如果需要的话，进行极性修正。而且，基于段同步和置信度计数器710到达预置值+2,VCO修正电路被触发。于是，码元时钟只用10个段就可以开始牵引，产生一个120ppm的牵引范围(10段×832码元=8320；1/8320=000120)。如果VCO超过了120ppm，则由于两个频率相互错过了，修正脉冲不会在段存储单元之前开始。
在试图基于段同步锁定VCO之前两个频率在所需的时间量中相互错过是必然的。本发明系统的两个阈值确定了段同步恢复电路的最佳特性。如果两个频率分得很远(＞70ppm)，在同步模式移到FIFO中的下一个存储单元并使得置信度计数器重新开始之前，置信度计数器的计数不会太高。因此，由置信度计数器达到的大的数目表明频率很接近，并且可以调节阈值，以使得信噪比特性最佳。
如果在置信度计数器710中的值较低，可以将段计时发生器700复位。如果该值高于预置值+32，则舍弃来自比较器600的额外输出。如果由置信度计数器达到的值较低，则可以在下一个比较器输出将计时发生器复位，并且如果计时发生器的复位表示在段计时中的改变，置信度计数器也会复位到当前值192。
当在段计时电路700复位期间VCO29的频率较低时，则不会产生最后几个译码状态，这将使得依靠这些译码状态的操作出现困难。为了确保所有的译码状态都能产生，由译码器722进行一个早期译码后，经过一个码元延迟线724、726和728，其输出提供到AND门754、OR门752和XOR门756的输入，从而触发最后几个译码。
设置在置信度计数器710中的预置值192允许在同步捕获期间有一个相当长的“飞轮效应”。随着VCO29趋近正确的码元频率，当随着在先进先出(FIFO)缓冲器506中从一个存储单元向下一个存储单元出现滑动时，有一个很长的时期没有来自比较器600的输出。在这个长拍音中，不允许VCO复位，以防止先前的牵入努力无效。长飞轮效应继续正确的计时脉冲，直到找到FIFO506中的下一个存储单元，在这个跃迁中，VCO29的频率将得到显著的修正。如果置信度计数器710达到零，则假定信号已经丢失，必须从开始重新捕获。于是，比较器的阈值返回到零，对任何一种极性修正输出都返回到+2。
虽然已经参考图3说明了获得段同步的过程，但在通过空气传输VSB信号期间仍存在问题，在实际的应用中，这也许会阻止对段同步存储单元的精确识别和/或延迟该识别。在信号传输中，原始信号和段同步模式可能会因为噪声而失真，例如“白噪声”和幻影信号，这些噪声使得包括段同步模式的原始信号失真。白噪声的不利影响可以通过在接收机中的算法来去除。然而，很难去除幻影信号，例如建筑物和山脉的反射，尤其是如果同步模式的前3个码元受影响的话。因此，幻影信号的出现对于段同步模式相关的搜索可能会产生不利的干扰。
根据上面在图4和6中的讨论，当来自计时器712的允许信号启动置信度计数器710时，如果来自比较器600的控制信号与计时器712的预定计数值不一致，则置信度计数器710的计数值减一，直到置信度计数器710达到一个置信度级来产生一个段锁定信号。然后，段锁定信号启动其他功能，例如同步计时发生器、极性修正、以及帧同步恢复。然而，如果幻影信号使得原始同步模式失真，连续段同步模式相关的数目将降低，从而延迟了比较器600输出控制信号所必需的阈值。结果，在计时器712的每个循环之后产生的允许信号将不太可能与来自比较器600的延迟的控制信号一致。因此，即使同步模式是一个真正的段同步模式，置信度计数器710的计数值也减一，因为来自计数器的允许信号不会与控制信号一致。其结果是，在vSB信号接收机的其他需要段锁定信号的功能将不能正确地工作。
图7显示了用于补偿幻影信号的不利影响的同步计时发生器的一个最佳实施例。该最佳实施例包括一个计时器722、一个置信度计数器720和多级计数译码器724。来自比较器600而不是计数器722的输出产生允许信号。在该最佳实施例中，由比较器600输出到置信度计数器720的控制信号也用作置信度计数器720的一个允许信号。例如，计数器722一直计数到由比较器600产生一个表示同步模式相关的允许信号。此时，计时器继续计数，置信度计数器720计数值加一，并存储由计时器722获得的计数值。在产生后续的允许信号后，如果计时器722达到了存储的计数值，置信度计数器再增加一。事实上，本发明中的置信度计数器720并不依赖于计时器722的每次循环。而是只有当比较器600输出一个允许信号时，置信度计数器720才检查计时控制722的输出。
因为置信度计数器720由比较器启动，所以即使来自比较器600的控制信号被延迟了，置信度计数器720的计数值也不会减少。其结果是，置信度计数器720将有效地达到产生一个段锁定信号所必需的置信度级。因此，由幻影信号引起的失真影响不会延迟其他功能的初始化。注意，置信度计数器720只有两个输出，一个信号到多级计数译码器724，一个段锁定信号到相关器400。然而，如在图6中讨论的，置信度计数器720可以耦合到一个多级计数译码器以输出多电平信号。
也可以提供一个改进的相关电路来进一步减轻幻影信号的不利影响。参见图8，部分(c)显示了在部分(a)中的原始信号受部分(b)中虚线所示的幻影信号影响所造成的失真。特别地，原始信号模式‘1001’或‘0110’(对于负同步模式)将分别失真为‘1000’或‘0111’。因此，为了计算可能的失真，相关电路不仅应该搜索同步模式‘1001’和‘0110’，还应该搜索‘1000’、‘0001’、‘0111’、‘1110’。参见图9A，依据本发明的相关器400包括一个正极性相关检测器410，用于检测正相关‘1001’、‘1000’、‘0001’，一个负相关检测器412，用于检测负相关‘0110’、‘0111’、‘1110’，一个相关处理器414，用于根据检测出的相关指定a+2、a+1或a-1，以及一个触发器416，用于及时地向积分器500输出结果。
然而，检测上面列出的模式可能是无效的，因为这些模式在非同步模式存储单元中也经常出现。于是，为了进行进一步精确的检测，本发明提供了一种相关电路，该相关电路将同时检测与段同步存储单元邻近的码元。因此，相关器另外还搜索原始同步模式的末端被幻影信号影响的正同步码元模式‘0100011’、原始同步模式的开始被幻影信号影响的正同步码元模式‘1100010’，以及原始同步模式的末端被幻影信号影响的负同步码元模式‘1011100’、原始同步模式的开始被幻影信号影响的负同步码元模式‘0011101’。这里选择上面的码元模式作为一个失真同步码元模式的最佳模式，但在别的实施例中相关器可以使用其他失真同步模式。
图9B显示了依据本发明的最佳实施例的相关器的详细示意图。D输入通过极性检测电路被处理，极性检测电路包括触发器420-426、AND门431-436、与相关处理器414耦合用于输出潜在(potential)同步码元存储单元的OR门440-442、以及触发器416。特别地，如果触发器421-424检测到码元模式为‘1001’,AND门431输出一个“1”。如果触发器421-424检测到码元模式为‘0110’,AND门432输出一个“1”。如果触发器420-426检测到码元模式为‘0100011’,AND门433输出一个“1”。如果触发器421-426检测到码元模式为‘1100010’,AND门434输出一个“1”。如果触发器420-426检测到码元模式为‘1011100’,AND门435输出一个“1”。如果触发器420-425检测到码元模式为‘0011101’,AND门436输出一个“1”。等同物也是等同结构。
AND门431检测未受幻影信号影响的正同步码元模式。AND门432检测未受幻影信号影响的负同步码元模式。AND门433检测其中原始同步模式的末端被幻影信号失真的正同步码元模式。AND门434检测其中原始同步模式的开始被幻影信号失真的正同步码元模式。AND门435检测其中原始同步模式的末端被幻影信号失真的负同步码元模式。AND门436检测其中原始同步模式的开始被幻影信号失真的负同步码元模式。AND门431到436的功能在下面的表1中进行了总结。
(表1) 非同步码元 同步码元模式 非同步码元 幻影信号的影响 检测 XX 10 01 XX 正极性，无失真 AND门 431 XX 01 10 XX 负极性，无失真 AND门 432 X0 10 00 11 正极性，末端失真 AND门 433 11 00 01 0X 正极性，开始失真 AND门 434 X1 01 11 00 正极性，末端失真 AND门 435 00 111 0 1X 负极性，开始失真 AND门 436
AND门431、433、434的输出耦合到OR门440。AND门432、435、436的输出耦合到OR门442。在检测到上表所列的任何一个正同步码元模式后，OR门440输出“1”，在检测到上表所列的任何一个负同步码元模式后，OR门442输出“1”。因此，即使原来的同步码元模式被幻影信号所失真，OR门440和442对于连续的相关也将输出“1”。通过搜索和检测潜在地失真的同步码元模式，可以消除幻影信号的不利影响。
前述的实施例仅仅是例示性的，不能被构成为限制本发明。这里的说明可以容易地运用到其他类型的装置上。本发明的说明是为了显示本发明，并不用来限制权利要求的范围。对于本领域技术人员来说许多改变、修改和变化是显而易见的。在权利要求书中，装置加功能的条款是为了覆盖这里描述为执行列举功能的结构，并不仅仅是结构。