动态随机存取存储器 电容器及其下电极的制造方法 本发明涉及一种集成电路的制造方法，特别是涉及一种动态随机存取存储器电容器及其下电极的制造方法。
当电脑微处理器功能逐渐增多，软件所进行的程序与运算愈来愈庞大时，存储器的电容需求也就愈来愈高。而随着动态随机存取存储器集成度的增加，目前所发展存储单元包括一个转移场效应晶体管与一个存储电容器。图1是动态随机存取存储器(Dynamic Random Access Memory-DRAM)元件存储单元的电路示意图。其中，由半导体基底表面的电容阵列(Array ofCapacitors)中所筛选出的电容器C，可利用其充放电的特性存储数据。最常用的作法，是将二进位的单一位元数据存储在所有的电容器中，当未充电时其电容为逻辑0，而充电后其电容则为逻辑1。通常，在电容器C地上电极(单元电极)102与下电极(存储电极)100间填入介电质101，以提供电极间所需的介电常数，并且将电容器C耦合至一位线(Bit Line)BL，藉由电容器C的充放电而达到读写的目的。而电容器C其充放电之间的切换工作是通过转移场效应晶体管(Transfer Field Effect Transistor-TFET)T执行。其方法是将位线BL与转移场效应晶体管T的源极相连，电容器C与转移场效应晶体管T的漏极相接，而字线(Word Line)WL的信号则馈入转移场效应晶体管T的栅极，以决定电容器C是否与位线BL相连接。
在传统DRAM的存储电容量少于1M(Mega＝百万)位元时，于集成电路制作工艺中，主要是利用二维空间的电容器来实现，亦即泛称的平坦型电容器(Planar Type Capacitor)。由于平坦型电容器需占用半导体基底相当大的面积来存储电荷，故不适合应于高度的集成化。高度集成化的DRAM，例如大于4M位元的存储电容量，需要利用三维空间的电容器来实现，例如所谓的堆叠型(Stacked Type)或沟槽型(Trench Type)电容器。
与平坦型电容器比较，堆叠型或沟槽型电容器可以在存储单元的尺寸进一步缩小的情况下，仍能获得相当大的电容量。虽然如此，当存储器元件再进入更高度集成化时，例如，具有64M位元容量的DRAM，单纯的三维空间电容器结构已不再适用。
解决的方法之一是将电容器的电极与介电膜层水平向延伸，并且向上堆叠而形成所谓的鳍型(Fin Type)堆叠电容器，使电容器可藉表面积的增加而增加存储的电容量。其相关技术可参考Ema等人的论文“3-DimensionalStacked Capacitor Cell for 16M and 64M DRAMs”，International ElectronDevices Meeting，pp592-595，Dec.1988。或参考美国专利第5,071,783号、第5,126,810号以及第5,206,787号。
另一种解决方法是使电容器的电极与介电膜层延伸成一垂直状结构而形成所谓的柱型(Cylindrical Type)堆叠电容器，使电容器可藉表面积的增加而增加其所能存储的电容量。其相关技术可参考Wakamiya等人的论文“NovelStacked Capacitor Cell for 64Mb DRAM”，1989 Symposium on VLSITechnology Digest of Technical Papers，pp.69-70，或参考美国专利第5,077,688号。
随集成度不断地增加，DRAM存储单元的尺寸仍会继续缩小。如熟悉此技艺者所知，存储单元尺寸的缩小，存储电容值也将减少。而电容值的减少又将造成α射线入射所引起的软错误(Soft Error)机会的增加。因此，此技艺者仍不断在找寻新的存储电容器结构及其制造方法，藉以使得在存储电容所占的平面缩小的情况下，仍能维持所需的电容值。
本发明的目的在于提供一种电容器及其下电极的制造方法，以使在存储电容所占平面缩小的情况下，仍能维持所需电容值，并能增加制作工艺的裕度(Tolerance)，以提高产品正品率，减少制造成本。
根据本发明的目的，提出一种动态随机存取存储器电容器下电极的制造方法，此电容器形成于接触窗的上方，其下电极包括掺杂非晶硅层、不具有掺杂的非晶硅层以及半球型硅晶粒层所组成，其制造方法简述如下：在形成有双重金属镶嵌开口(Dual Damascene Opening)的绝缘层中，先依序形成掺杂非晶硅层与不具有掺杂的非晶硅层，使其与双重金属镶嵌口所裸露的接触窗电性耦接。然后，将绝缘层去除，裸露出掺杂非晶硅层与不具有掺杂的非晶硅层所形成的下电极架构。其后，再于掺杂非晶硅层与不具有掺杂的非晶硅层所裸露的表面上形成半球型硅晶粒层。
依照本发明的实施例，掺杂非晶硅层与不具有掺杂的非晶硅层在相同的反应室中形成。其中，掺杂非晶硅的掺杂是在非晶硅形成的同时(In-Situ)进行，其沉积温度约为500-540℃之间；不具掺杂的非晶硅层则在温度约为470-530℃之间形成。并且，在去除绝缘层之前，还包括以化学机械研磨法研磨掺杂非晶硅层与不具有掺杂的非晶硅层，暴露出该绝缘层表面的制作工艺，以使掺杂非晶硅层与不具有掺杂的非晶硅层留于双重金属镶嵌开口中。而在高度真空下形成半球型硅晶粒层之后，还包括形成介电膜层与导电层，以完成电容器的制作。
本发明的目的是这样实现的，即提供一种动态随机存取存储器电容器下电极的制造方法，其中，该电容器形成于一接触窗的上方；该电容器下电极的方法包括下列步骤：于该接触窗上形成一绝缘层；限定该绝缘层，形成一双重金属镶嵌开口，裸露出该接触窗；于该双重金属镶嵌开口中该绝缘层与该接触窗的表面上形成一掺杂非晶硅层；于该掺杂非晶硅层上形成一不具有掺杂的非晶硅层；去除该绝缘层，以裸露出该掺杂非晶硅层与该不具有掺杂的非晶硅层，形成该下电极的架构；以及于该掺杂非晶硅层与该不具有掺杂的非晶硅层的表面形成一半球型硅晶粒层。
本发明还提供一种动态随机存取存储器电容器的制造方法，该方法包括下述步骤：提供一基底，其上已形成有一场效应晶体管，该场效应晶体管包括一源极区与一漏极区；在该基底上形成一介电层；在该介电层上形成一阻障层；限定该阻障层与该介电层，形成一接触窗开口，裸露出该漏极区；在该接触窗开口中填入一第一导电层，以形成一接触窗；在该阻障层与该接触窗上形成一绝缘层；限定该绝缘层，形成一双重金属镶嵌开口，裸露出该接触窗；在该双重金属镶嵌开口中的该绝缘层与所述接触窗上形成一掺杂非晶硅层；在该掺杂非晶硅层上形成一不具有掺杂的非晶硅层；去除该绝缘层，以裸露出该掺杂非晶硅层与该不具有掺杂的非晶硅层，形成一下电极的架构；在该掺杂非晶硅层与该不具有掺杂的非晶硅层表面形成一半球型硅晶粒层；在该半球型硅晶粒层上形成一介电膜层；以及在该介电膜层上形成一第二导电层。
本发明方法的优点在于，其在电容占据面积缩小的情况下，增加电容器下电极表面积，提高电容器电荷存储能力，提高产品成品率，降低成本。
以下结合附图，描述本发明的实施例，其中：
图1为动态随机存取存储器元件存储单元电路示意图；
图2A-图2J为本发明动态随机存取存储器制造流程剖面示意图。
请参照图2A至图2J，其为本发明一优选实施例的一种动态随机存取存储器电容器的制造流程剖面示意图。
请参照图2A，首先，在一基底200表面，例如是P型硅基底形成场区202以限定元件主动区201，续再于基底200的主动区201上形成动态随机存取存储器的场效应晶体管，包括一栅极204与一源极/漏极区205、206。其中，栅极204形成有一顶盖层203，并且在栅极204侧壁形成有间隙壁207。而顶盖层203与间隙壁207的材料包括氧化硅。然后，再于基底200上形成一层具有开口209图案的绝缘层208，并且在开口209中形成与源极/漏极区205电性耦接的位线210。
然后，请参照图2B，于基底200上形成介电层212。典型的介电层212材料为氧化硅，例如由氧化硅层、硼磷硅玻璃层以及氧化硅层三明治型结构构成的介电层，然后，再进行平坦化制造，以使介电层212表面更为平坦。例如以化学机械研磨法研磨介电层212表面以执行全面(Global)平坦化制作工艺。然后，在介电层212上形成一层阻障层214，其材料包括氮化硅。
接着，请参照图2C，限定阻障层214与介电层212，以形成一接触窗开口图案216，裸露出源极/漏极区206。然后，在开口216中填入导体材料，以形成插塞/接触窗218，与源极/漏极区206电耦接。典型的导体材料包括掺杂多晶硅、钨或铝，在本实施例中较佳的是钨。典型接触窗/插塞218的制作方法在基底200上形成一层导体层，使其覆盖阻障层214a的表面，并且填入于开口216之中。然后，再进行回蚀刻，以去除阻障层214a表面上的导体层。其中回蚀刻的方法例如采用化学机械研磨法(CMP)或反应性离子蚀刻制作工艺(Reactive Ion Etching Process)。
然后，请参照图2D，在基底200上形成一层绝缘层220，使其覆盖阻障层214a与接触窗/插塞218表面。绝缘层220的厚度可依照所需电容量加以估计，其材料包括氧化硅，形成的方法例如化学气相沉积法。
其后，请参照图2E，限定绝缘层220埃，形成双重金属镶嵌开口(DualDamascene Opening)222，至少裸露出接触窗/插塞218的表面。双重金属镶嵌开口为一种剖面呈梯状的开口，在本发明中较佳的双重金属镶嵌开口222包括一种外型呈柱状(Cylindrical Shape)，或其它任何一种形式的双重金属镶嵌开口。
形成双重金属镶嵌开口222的方法可以采用多种典型的方式。第一种方法，是采用两层光致抗蚀剂层的方法。其中，第一个光致抗蚀剂层具有双重金属镶嵌开口222的上开口222a图案，用来作为去除部分绝缘层220的蚀刻掩模，而第二个光致抗蚀剂层则具有双重金属镶嵌开口222的下开口222b图案，其开口图案比第一个光致抗蚀剂层窄，用以去除所剩余的绝缘层220，裸露出接触窗/插塞218的表面。第二种方法，也是利用二层光致抗蚀剂层的方式。其中，第一个光致抗蚀剂层具有双重金属镶嵌开口222的下开口222b图案，其开口图案比第二个光致抗蚀剂层窄，用以去除绝缘层220，裸露出接触窗/插塞218的表面。而第二个光致抗蚀剂层用以形成双重金属镶嵌开口222的上开口222a图案。
熟悉此技艺者也还可采用其它的方式以形成双重金属镶嵌开口222。例如，使用半调型光罩(Half Tone Optical Mask)或利用多种厚度光致抗蚀剂层等方法。
其后，请参照图2F，在基底200上形成一层导电层224，使其覆盖整个绝缘层220埃表面，并且覆盖双重金属镶嵌开口222中所暴露的阻障层214a与接触窗/插塞218。导电层224材料包括非晶硅，由具有掺杂的非晶硅层226与不具有掺杂的非晶硅层228所共同组成也可以。其中，具有掺杂的非晶硅层226的形成方法，例如可以磷化氢(PH3)与硅烷(SiH4)为气体源，采用化学气相沉积的方式，在非晶硅层沉积的同时(In-Situ)掺杂，其较佳的厚度约为500埃-3000埃左右，较佳的沉积温度约在500℃-540℃之间。而不具有掺杂的非晶硅层228的形成方法，也可采用化学气相沉积法，其可在具有掺杂的非晶硅层226形成之后，在相同的反应室中，以硅烷为反应气体来形成。不具掺杂的非晶硅层228的较佳厚度约为100埃-800埃左右，而较佳的沉积温度约在470℃-530℃之间。
然后，请参照图2G，去除双重金属镶嵌开口222以外所形成的导电层224。例如，采用化学机械研磨法，研磨导电层224，直至裸露出绝缘层220埃表面，留下双重金属镶嵌开口222的导电层224a。
接着，请参照图2H，去除绝缘层220埃，裸露出导电层224a的轮廓。例如，以阻障层214a为蚀刻终止层，采用各向异性蚀刻制作工艺，以去除绝缘层220埃。其所裸露的导电层224a外观呈柱状或冠状结构为本发明电容器下电极的主要构形。在本实施例中，柱状或冠状结构外层为具有掺杂的非晶硅226a，而内层为不具有掺杂的非晶硅228a。
其后，请参照图2I，当导电层224a由具有掺杂非晶硅层226a与不具有掺杂的非晶硅层228a所共同组成时，在其二者所裸露的表面上再形成半球型硅晶粒(HSG)层230为好，以增加电容器下电极的表面积，其形成的方法例如在具有高度真空的反应室中，以硅烷或硅乙烷为反应气体进行反应，其较佳的反应压力约在10-3～10-4Torr之间，之后并在相同的反应室中进行真空回火，其较佳的压力约在10-8～10-9Torr之间，较佳的制作工艺温度约在550℃～660℃之间。半球型硅晶粒层230表面积的大小端视其形成于何种材料而定。在本实施例中，在具有掺杂非晶硅层226a上所形成的半球型硅晶粒层230，其表面积约增加一倍以上，而形成于不具有掺杂的非晶硅层228a的则增加约两倍以上。
接着，请参照图2J，以典型的方法依序于半球型硅晶粒层230表面上形成介电膜层232与导电层234。介电膜层232的材料包括典型的氮化硅层/氧化硅层(NO)结构或氧化硅层/氮化硅层/氧化硅层(ONO)结构。导电层234的材料包括掺杂的多晶硅，例如采用化学气相沉积的方式，在形成多晶硅的同时进行杂质的掺杂。
本发明的特点是先掺杂非晶硅与不具有掺杂的非晶硅作为电容器下电极柱状或冠状架构之后，再于其二者所裸露的表面上形成半球型硅晶粒层，以藉其表面积的增加以提高电容器电荷存储能力。
以上结合实施例对本发明加以描述，但其是非限定性的，不脱离本发明精神和范围，本领域技术人员可作各种更动与润饰，而本发明的保护范围由后附的权利要求书限定。