包含两个插件并且没有信元损失的数据传输装置 本发明涉及一种用于异步传输模式(ATM)通信系统中的数据传输装置。
现有的数据传输装置是通过在用户线路与ATM网络之间插入第一和第二插件，以有效的把ATM信元数据从用户线路传输到ATM网络。在这种情况下，这些插件以不同的时钟速率操作。
第一插件包括用于从第二数据接收信元数据以把它发送到ATM网络的一个信元识别部分；
第二插件包括用于从用户线路信元接收数据的一个存储器，即，先进先出(FIFO)存储器，以及一个用于在从FIFO存储器读出信元数据后执行串一并转换以把该输出信号发送到第一插件的串-并转换器。并且，该第二插件包括一个相位调节电路、一个FIFO读控制信号产生电路、以及用于产生FIFO读时钟信号的一个FIFO读时钟信号产生电路。
下面具体描述该现有的数据传输装置。
在现有的数据传输装置中，由于该FIFO存储器的读时序与串-并转换器的操作时序是依据相同的时钟信号，并且没有考虑到在插件之间的操作延时，结果，不可能精确的识别并行信元数据。
本发明的一个目的是涉及一种包括两个插件并且能够避免由于插件之间的时序差而造成的信元丢失的数据传输装置。
根据本发明，在包括相互串联并且用于发送ATM信元数据的第一和第二插件中，该第一插件由用于识别来自第二数据的信元数据地信元识别部分形成。第二插件由用于存储信元数据的一存储器和用于把存储器读时序调整以对应于信元识别部分的操作时序的相位调节电路。
在下面参照附图与现有技术相比较的具体描述中，本发明将更加易于理解。其中附图说明如下：
图1为说明现有的数据传输装置的电路方框图；
图2和3用于说明图1中的装置的操作的时序图；
图4为本发明的数据传输装置的一个实施例的电路方框图；
图5为用于说明图4中的装置的操作的时序图；
图6为说明图4中电路的一种变形的部分电路方框图。
在说明最佳实施例之前先参照图1、2和3说明现有的数据传输装置。
在图1中，由两个插件1和2形成的数据传输装置插于用户线路(未示出)和ATM网络(未示出)之间，以便有效的把ATM信元数据从用户线路发送到ATM网络。在这种情况下，插件1和2按不同的时钟速率进行操作。
插件1产生一信元报头信号H4和一信元数据D4，并把它们发送到ATM网络。
插件1从插件2接收一信元报头信号H3和一信元数据信号D3，以产生一使能信号E1和一接口时钟信号CK1，并把该使能信号E1和接口时钟信号CKI发送到插件2。
插件2从用户线路接收一信元报头信号H0和一信元数据信号D0。
插件1包括一用于产生接口时钟信号CK0的振荡器11、一信元识别部分1 2以及一输出缓冲器13。
具体来说，该信元识别部分12根据信元报头信号H3和信元数据信号D3与接口时钟信号CK0的上升沿同步地识别信元，并产生一使能信号E0。该输出缓冲器13接收使能信号E0和接口时钟信号CK0以产生使能信号E1和接口使能信号CK1。请注意该输出存储器13由在线/离线信号S1所打开和关闭。
插件2包括一输入缓冲器21、一倍频电路22、一FIFO读控制信号产生电路23、一用于产生FIFO读时钟信号RCK的“或”电路24、一FIFO存储器25、一并-串转换器26、以及一用于产生信元报头信号H3和信元数据信号D3的输出缓冲器27。
具体来，输入缓冲器21从插件1接收使能信号E1和接口时钟信号CKI，以产生使能信号E2和接口时钟信号CK2。
倍频电路22从输出缓冲器21接收接口时钟信号CK2，以产生频率为接口时钟信号CK2的两倍的接口时钟信号CK3。
该FIFO读控制信号产生电路23由两个D型触发器231和232形成。该D型触发器231与接口时钟信号CK2的上升沿同步地取得使能信号E2以产生一输出信号。并且D型触发器232与接收时钟信号CK3同步地取得D型触发器231的输出信号，以产生FIFO读控制信号E3。
只有当该FIFO读控制信号产生电路23为低电平时，“或”电路24才使接口时钟信号CK3通过并作为FIFO读时钟信号RCK。
利用FIFO读时钟信号RCK的读操作由FIFO存储器25执行以产生一信元报头信号HI和信元数据信号D1。请注意，利用FIFO读时钟信号WCK的读操作是由FIFO存储器25执行的，这样信元报头信号H0和信元数据信号D0被写入FIFO存储器25。
串-并转换器26与接口时钟信号CK2同步地对信元报头信号H1和信元数据信号D1执行串-并转换，以产生信元报头信号H2和信元数据信号D2。
输出缓冲器27从串-并转换器26接收信元报头信号H2和信元数据信号D2，以产生信元报头信号H3和信元数据信号D3。请注意，该输出缓冲器27由在线/离线信号S2所打开和关闭。
在图2中示出图1的的数据传输装置的操作过程。也就是说，由于FIFO存储器25的读时序和串-并转换器26的操作时序是取决于接口时钟信号CK2(即，接口时钟信号CK0)，而没有考虑到插件1和2之间的操作延时。结果，尽管信元识别部分12能够精确的识别并行信元信号(如图2所示)，但是如果FIFO读时钟信号RCK的第一脉冲不能产生，就不可能精确地识别如图3所示的并行信元数据。
在图2和图3中，t1、t2、…、和t3是信号识别部分12根据信元报头信号H3和信元数据信号D3识别信元的时刻。
请注意，尽管在图2中没有发生信元丢失情况，但是在图3中发生了的信元丢失的情况。
在图4中，示出本发明的一个实施例，其中在图1的插件2中另外添加一个倍频电路22＇。该倍频电路22＇从输出缓冲器21接收接口时钟信号CK2以产生另外一个接口时钟信号CK3＇。该接口时钟信号CK3＇与接口时钟信号CK3的频率相同。但是，该接口时钟信号CK3＇与接口时钟信号CK3的相位不同，如图5所示。
该接口时钟信号CK3＇被输出到“或”电路24，这样可以从由FIFO读控制信号E3启动的接口时钟信号CK＇产生FIFO读时钟信号RCK＇。
如图5所示，该利用FIFO读时钟信号RCK＇的读操作是对FIFO存储器25进行的，而利用接口时钟信号CK2的串-并转换是在串-并转换器26中进行的。结果，该信元识别部分12可以比图3中所示早一个时隙地确保识别信元。因此，可以解决插件1和2之间时序不同的问题，这样信元数据可以通过图4中的装置有效地发送。
倍频电路22和22＇之间的相位差可以被适当地调节，以避免造成信元丢失。请注意，可以用如图6所示的延迟电路22″插取代图4中的倍频电路22＇。在这种情况下可以适当地调节该延迟电路22″的延时，以避免造成信元丢失。
如上文所述，根据本发明，由于考虑到通过倍频电路或延时电路对插件之间的操作提供延时，从而可以避免信元丢失。