三维安装半导体组件及三维安装半导体装置.pdf

提供一种三维安装半导体组件。在布线基板的第一主面上叠层多个半导体芯片。多个半导体芯片具有基体部分和连接凸点。多个基体部分及布线基板中的相对的两个相互离开。多个连接凸点将多个半导体芯片及布线基板中的相对的两个电连接。绝缘性的多个密封部件密封多个连接凸点，并充填多个基体部分及布线基板中的相对的两个之间。多个密封部件具有贯穿密封部件的空洞部。

1.  一种半导体组件，具备：
具有第一主面的布线基板；
叠层在上述第一主面上的多个半导体芯片，其中，多个上述半导体芯片具有基体部分和连接突点，多个上述基体部分和上述布线基板中相对的两个相互离开，多个上述连接突点将多个上述半导体芯片和上述布线基板中相对的两个电连接；以及
密封多个上述连接突点的绝缘性的多个密封部件，其中，多个上述密封部件充填多个上述基体部分和上述布线基板中相对的两个之间，且多个上述密封部件具有贯穿上述密封部件的空洞部。

2.  如权利要求1所述的组件，其中，多个上述空洞部从沿上述第一主面的面内的限定上述多个半导体芯片中一个形状的多个边中的第一边到达包括上述第一边的另一边。

3.  如权利要求1所述的组件，其中，多个上述连接凸点与多个上述空洞部的沿上述第一主面的面内的所需形状相对应地形成在应成为多个上述空洞部的侧壁的位置上。

4.  如权利要求1所述的组件，其中，
多个上述半导体芯片中之一的第一半导体芯片的沿上述第一主面的第一面内的形状为方形；
多个上述连接凸点沿上述第一半导体芯片的上述第一面内的相对的一对边形成；
多个上述空洞部经由上述第一半导体芯片的上述第一面内的剩余的一对边。

5.  如权利要求1所述的组件，其中，多个上述空洞部的端部与导管连接，且从上述导管同时向多个上述空洞部供给冷却媒质。

6.  如权利要求1所述的组件，其中，还具备设置在与上述第一主面相反的第二主面上、且将与上述第二主面面对的安装基板和上述布线基板电连接的基板连接端子。

7.  如权利要求1所述的组件，其中，还具备设置在上述第一主面上、且将与上述第一主面面对的安装基板和上述布线基板电连接的基板连接端子。

8.  如权利要求1所述的组件，其中，在多个上述空洞部流过水或有机溶媒。

9.  如权利要求1所述的组件，其中，在多个上述空洞部流过空气或惰性气体。

10.  如权利要求1所述的组件，其中，还具备设置在多个上述半导体芯片之一的第一半导体芯片上的上述空洞部内、且与上述第一半导体芯片内部没有电连接的多个第一伪凸点。

11.  如权利要求10所述的组件，其中，还具备设置在多个上述半导体芯片中的与上述第一半导体芯片面对的一个第二半导体芯片上、且设置在沿上述第一主面的面内的没有设置多个上述第一伪凸点的位置上，并且与上述第二半导体芯片的内部没有电连接的多个第二伪凸点。

12.  如权利要求10所述的组件，其中，还具备设置在多个上述半导体芯片中的与上述第一半导体芯片面对的一个第二半导体芯片上、且设置在沿上述第一主面的面内的与多个上述第一伪凸点相同的位置上，且与多个上述第一伪凸点的对应的一个接触，并且与上述第二半导体芯片的内部电独立的多个第二伪凸点。

13.  一种半导体装置，具备装载多个权利要求1所述的半导体组件的安装基板、和连接在多个上述半导体组件上的冷却媒质供给配管。

14.  一种半导体组件，具备：
具有第一主面的布线基板；
叠层在上述第一主面上的多个半导体芯片，其中，多个上述半导体芯片具有基体部分和连接突点，多个上述基体部分和上述布线基板中相对的两个相互离开，多个上述连接突点将多个上述半导体芯片和上述布线基板中相对的两个电连接，多个上述连接凸点在沿上述第一主面的第一面内相连而形成通路；以及
以不掩埋上述通路的方式密封多个上述连接突点的绝缘性的多个密封部件。

15.  如权利要求14所述的组件，其中，多个上述通路从上述第一面内的限定上述多个半导体芯片的一个形状的多个边中的第一边到达包括上述第一边的另一边，。

16.  如权利要求14所述的组件，其中，
多个上述半导体芯片中之一的第一半导体芯片的上述第一面内的形状为方形；
多个上述连接凸点沿上述第一半导体芯片的上述第一面内的相对的一对边形成；
多个上述通路经由上述第一半导体芯片的上述第一面内的剩余的一对边。

17.  如权利要求14所述的组件，其中，还具备设置在与上述第一主面相反的第二主面上、且将与上述第二主面面对的安装基板和上述布线基板电连接的基板连接端子。

18.  如权利要求14所述的组件，其中，还具备设置在上述第一主面上、且将与上述第一主面面对的安装基板和上述布线基板电连接的基板连接端子。

19.  如权利要求14所述的组件，其中，还具备设置在多个上述半导体芯片之一的第一半导体芯片上的上述通路内、且与上述第一半导体芯片的内部电独立的多个伪凸点。

20.  一种半导体装置，具备装载多个权利要求14所述的半导体组件的安装基板、和连接在多个上述半导体组件上的冷却媒质供给配管。

三维安装半导体组件及三维安装半导体装置
技术领域
本发明涉及在布线基板上沿垂直方向将多个半导体芯片叠层多层的三维安装半导体组件，特别是改进了冷却结构的三维安装半导体组件。另外还涉及装载三维安装半导体组件的三维安装半导体装置(SYSTEM)。
背景技术
如图9A～图9C所示，在以往的叠层型三维安装半导体组件中，对装置进行冷却时，采取与散热器或散热管等连接而间接进行冷却、或沉浸在液体中直接冷却全体的结构。
图9A是大小芯片叠层型的剖面图，图9B是TCP(载带封装)叠层型的剖面图，图9C是芯片叠层型的剖面图。图中的601表示安装基板，602表示连接基板(interposer)，603、604表示半导体芯片，605表示键合线，606表示密封树脂，607表示散热器，611表示TCP，613表示引出线，614表示散热管，621表示半导体芯片，622表示密封树脂，623表示通路壁。
可是，在这种冷却结构中存在如下的问题。即，在如图9A、9B所示的利用热传导的间接的冷却结构中，若要冷却位于叠层的半导体芯片的内层的芯片，则必须经过上面、下面的芯片进行冷却。此时，随着功耗的增大，冷却将难以进行，内层的芯片会异常发热。另外，即便是如图9C所示的将半导体组件沉浸在液体里的方法，也由于与液体接触的面只限于侧面面积，因此冷却仍然难以进行。
尤其是芯片叠层型的组件，在结构上具有“虽然组件的发热密度伴随芯片叠层数量的增大而上升，但冷却表面积却没有增大”的热设计上的缺点，由于器件的高功耗化，冷却越来越难以进行。
另外，作为另一个以往的例子，有人公布了如图10A、图10B所示的以高效率冷却为目的的利用具有微米级通道结构(微通道)的散热片的方法(例如参见IEEE ELECTRON DEVICE LETTERS，VOL.EDL-2，No.5，p126-129，MAY1981)。图中的701表示半导体芯片，702表示连接用凸点，704表示盖板，705表示微通道加工部。可是，实现这种结构，需要对半导体芯片背面等进行复杂的微细加工，因而使制造工序变得繁杂化，从而导致了半导体组件整体的成本上升。
如上所述，在以往的在布线基板上沿垂直方向将多个半导体芯片叠层多层的三维安装半导体组件中，随着芯片叠层数量的增大，冷却效率降低，特别是难以对内层的半导体芯片进行充分的冷却。另外，利用微通道冷却需要复杂的微细加工，由此会导致制造工序的繁杂化及制造成本的上升。
发明内容
本发明第一观点的半导体组件具备：具有第一主面的布线基板；叠层在上述第一主面上的多个半导体芯片，其中，多个上述半导体芯片具有基体部分和连接突点，多个上述基体部分和上述布线基板中相对的两个相互离开，多个上述连接突点将多个上述半导体芯片和上述布线基板中相对的两个电连接；以及密封多个上述连接突点的绝缘性的多个密封部件，其中，多个上述密封部件充填多个上述基体部分和上述布线基板中相对的两个之间，且多个上述密封部件具有贯穿上述密封部件的空洞部。
本发明第二观点的半导体组件具备：具有第一主面的布线基板；叠层在上述第一主面上的多个半导体芯片，其中，多个上述半导体芯片具有基体部分和连接突点，多个上述基体部分和上述布线基板中相对的两个相互离开，多个上述连接突点将多个上述半导体芯片和上述布线基板中相对的两个电连接，多个上述连接凸点在沿上述第一主面的面内相连而形成通路；以及以不掩埋上述通路的方式密封多个上述连接突点的绝缘性的多个密封部件。
附图说明
图1A是表示实施例1的三维安装半导体组件概略结构的侧剖面图；
图1B是沿图1A的IB-IB的剖面图；
图2是示意地表示将导管连接在实施例1的三维安装半导体组件上的状态的剖面图；
图3A、图3B、图3C是顺序表示实施例1的三维安装半导体组件的制造工序的图；
图4A、图4B、图4C是顺序表示实施例1地三维安装半导体组件的制造工序的图；
图5是用于说明实施例1的效果的图；
图6A是表示实施例2的三维安装半导体组件概略结构的剖面图；
图6B是沿图6A的VIB-VIB的剖面图；
图7是示意地表示将导管连接在实施例2的三维安装半导体组件上的状态的剖面图；
图8A、图8B、图8C、图8D、图8E、图8F是用于说明实施例3的图，是表示形成在芯片之间的通路的形态的剖面图；
图9A、图9B、图9C是表示以往的三维安装半导体组件概略结构的剖面图；
图10A、图10B是以往微通道冷却结构例的立体图；
图11A是表示实施例4的三维安装半导体组件局部概略结构的侧剖面图；
图11B、图11C、图11D是沿图11A的XIB-XIB线的剖面图；
图12是表示使用多个实施例1的三维安装半导体组件的三维安装半导体装置的立体图；
图13是表示使用多个实施例2的三维安装半导体组件的三维安装半导体装置的立体图。
具体实施方式
下面根据图示的实施例说明本发明。
实施例1
图1A、图1B是用于说明本发明实施例1的三维安装半导体组件1的概略结构的图，图1A是侧剖面图，图1B是图1A的IB-IB剖面图。
在由硅或有机物构成的连接基板(布线基板)101上，多个半导体芯片102沿垂直方向叠层多层(图中为4层)。半导体芯片102的下表面或上下表面具有连接用凸点103，相邻的芯片102之间以及最下层的芯片102与基板101之间通过凸点103电连接。
在各半导体芯片102中，连接用凸点103设置在靠近芯片102的相对的两个边(纸面左右方向的两个边)的端部的部位。在存在于芯片之间及芯片与基板之间的间隙处，连接用凸点103被环氧树脂等非导电性密封树脂104密封。另一方面，在密封部分以外的芯片之间及芯片与基板之间，以露出芯片背面或表面的形式形成从上述两个边以外的一边(纸面表面方向的边)贯穿与其相对的一边(纸面背面方向的边)的空隙(＝通路)105。
另外，在如上述那样叠层的多个半导体芯片102的侧面设置通路连接用套107。该套107将半导体芯片102的形成凸点103的两个边侧堵住，在另外的两个边设置与所有通路105连接的开口。并且，该开口与后述的导管连接，能够将冷却媒质导入到所有通路105内。另外，该套107可以用与密封树脂104相同的环氧树脂形成。
连接基板101装载在安装用基板109上，基板101与基板109通过基板连接用端子108电连接。
图2是示意地表示将导管(冷却媒质供给配管)连接在上述三维安装半导体组件上的状态的剖面图。另外，图2的半导体组件是从图1的状态旋转90度后的状态。导管111、112与套107连接，冷却用液体例如水从导管111导入，通过半导体组件内的通路105，并通过导管112排出。
在此，连接用凸点103的间距与高度都小于1mm(几μm～几百μm)，例如为20μm间距、10μm高度，所以通路105是微米级的非常微小的间隙。
由于是这种结构，所以从导管111导入的液体可以在芯片叠层部被分配到存在于各芯片上下的通路105而并行地流动，冷却芯片。而且，人们知道，微米级的通路一般称为“微通道”，具有与通常无法相比的非常大的热传导特性，而作为微米级的微小间隙的通路105具有实现该微通道级的高的冷却性能的特性。
另外，如图12所示，可以在安装用基板109上设置多个图2所示的结构，并将导管连接在各半导体组件上，构成三维安装半导体装置。在安装用基板109上安装本实施例的半导体组件1以外的各种半导体器件110，这些半导体器件110构成半导体装置的一部分。导管111、112的一端与冷却媒质的供给单元(图中未示)连接，另一端与例如冷却板或冷却翼片等冷却系统的装置连接。
本发明者们经过实验证实，通路105的高度在300μm以内，就能实现所谓的“微通道冷却”级的高效率的冷却，若根据用途或连接凸点的尺寸而设置成100μm以内、甚至50μm以内，则可以获得进一步小型化且效率非常高的冷却性能。
另外，在将多个三维安装半导体组件装载在安装用基板109上的三维半导体装置中，用导管将多个组件串联连接，用同一线路进行冷却，也获得了充分的冷却效果。此时与对各组件分别进行冷却时相比，可以减少设置在安装用基板109上的导管的数量。
下面，参照图3A～图3C及图4A～图4C说明本实施例的三维半导体组件的制造方法。
首先，如图3A所示，准备带有凸点的半导体芯片102。如前所述，凸点103形成在靠近半导体芯片的相对的两个边的端部的部位。
其次，如图3B所示，利用涂布用注射器121在半导体芯片102上涂布液体状的密封树脂104，对连接用凸点103进行树脂密封。此时，树脂104未固化。
其次，如图3C所示，叠层对象侧的连接基板101或别的半导体芯片102的背面上的连接用凸点103与翻过来的上述半导体芯片102，按压着未固化的树脂104进行凸点接合。在该凸点接合的前后，利用加热台或接合用器具123进行加热，使密封主脂104固化，在半导体芯片之间形成通路105。
重复上述一系列的操作，做成如图4A所示的半导体芯片之间具有多个通路105的叠层组件。将其安装在安装用基板109上。
其次，如图4B所示，利用导管连接用树脂128将能够使流体流过的流体用导管111、112接合在叠层组件的侧面。若从外部通过流体用导管111供给水等液体或空气、惰性气体等气体，这些流体就在多个通路105中流动，高效率地冷却在半导体芯片102中产生的热。
图4C是从正面看图4B的图，在该图中，导管的形状接近长方形。另外，作为将流体用导管111连接在叠层组件上的方式，可以考虑各种结构，只要是多个通路105全部流过流体的方式，则无论导管的方向和大小如何都可以。
图5是为了显示本实施例的效果，而对产生1W的热的叠层了10层一边为10mm的芯片(10mm见方芯片)的组件提供热传导率为1000W/m²·K的冷却时的组件温度上升的概算情况。如图所示，实施例的发热密度为10⁴W/m²(各层)，是以往例10⁵W/m²的1/10。若对此进行热传导率为1000W/m²·K的冷却，此时的温度上升可简单计算成，以往例为100度时实施例为10度。因此，利用实施例的结构，可以将温度上升降至1/10。
如此，可以说本实施例的结构是，即使组件的发热密度伴随叠层数量的增大而增加，也可以在结构上没有大的改变的情况下容易地应对冷却的结构。
另外，在图9C所示的以往结构中，由于去除了芯片之间的密封树脂，所以能够在芯片之间形成通路而进行高效率的冷却。但是，此时半导体芯片的连接用突点露出，在液体中进行冷却时凸点连接部会发生化学腐蚀等问题，连接可靠性降低。另外，由于连接基板和半导体芯片的热膨胀之差而在连接凸点部产生的不适配应力很有可能会导致凸点的接合不良。
在本实施例中，由于连接用凸点被树脂密封，所以不会发生凸点连接部的化学腐蚀等问题。另外，由于连接基板和半导体芯片的热膨胀之差而在连接凸点部产生的不适配应力会因为密封树脂的存在而得到缓解，所以还能够抑制因热疲劳等而产生的凸点的接合不良。
另外，在图9C所示的以往结构中，不能按规定方向引导在芯片之间的间隙流动的流体的通路。因此，在装载这种以往结构的组件的装置的冷却中，结构会受到限制，不得不显著地降低自由度。与此相比，在本实施例中，由于可以根据装载本实施例组件的装置形成任意方向、任意形态的通路，所以能够与装置侧的冷却器自由地匹配，使装置侧的自由度显著地上升。另外，可以只在半导体芯片的主要的发热部位形成通路，因此能够制造非常小型化且高效率的冷却装置。
如上所述，按照本实施例，在将多个半导体芯片102垂直地叠层在一块连接基板101上，并将相邻的上下芯片之间及最下层芯片与基板之间相互电连接的结构的三维叠层的组件中，利用存在的微米级的微小间隙，在不对半导体芯片102进行特殊加工的情况下能够实现微通道冷却的高效率冷却结构。
另外，由于只将芯片叠层部的间隙用作冷却空间，所以不需要设置大型的散热片等冷却器，从而可以实现大幅度削减安装空间的小型化且高效率的冷却结构。另外，从外部只设置一个流体用导管，就可以使所有的冷却保持着均等的效率同时进行。另外，由于只利用芯片叠层部的间隙的除电连接部以外的部分进行冷却，所以不会像在液体中进行的沉浸冷却那样发生化学腐蚀等问题，能够进行连接可靠性高的冷却。
实施例2
图6A、图6B是用于说明本发明实施例2的三维安装半导体组件2的概略结构的图，图6A是侧剖面图，图6B是图6A的VIB-VIB剖面图。另外，图6A及图6B中的201～209分别对应于图1A及图1B中的101～109。
在前面说明的实施例1中，半导体芯片102与基板连接用端子108分别安装在连接基板101的相对的面上(面向上结构)。与此相对，在本实施例中，半导体芯片202与基板连接用端子208安装在连接基板201上的同一面上(面向下结构)。
即，多个半导体芯片202叠层在连接基板201的下表面中央部，相邻的芯片202之间以及最上层的芯片202与基板201之间通过凸点203电连接。在连接基板201的下表面周边部设置多个基板连接用端子208，连接基板201通过这些端子208安装在安装用基板209上，且与其电连接。
在连接基板201与安装用基板209之间，以密封连接用端子208的方式设置导管连接用树脂207。另外，在导管连接用树脂207的与纸面不同且平行于图面的面上设置与通路205连通的开口。并且，如图7所示，导管连接用树脂207的开口与导管211、212连接，冷却流体从导管211导入，该冷却流体通过组件内所有通路205，从导管212排出。
另外，如图13所示，与实施例1一样，可以在安装用基板209上设置多个图7所示的结构，构成三维安装半导体装置。半导体器件210与半导体器件110对应。
本实施例也与前述的实施例1一样，从导管211导入的液体在芯片叠层部被分配到存在于各芯片上下的通路205而并行地流动，液体流入微米级的非常微小的间隙。因此，能够显示远远超过通常的液冷的热传导特性，进行高效率的芯片冷却。因此，能够获得与实施例1同样的效果。
实施例3
其次，作为本发明的实施例3，说明在芯片之间形成的各种通路的形态。
图8A～图8F是表示在芯片之间形成的各种通路的形态的实施例。图8A、图8C、图8E表示水平方向的剖面，图8B、图8D、图8F分别表示沿图8A、图8C、图8E的VIIIB-VIIIB线、VIIID-VIIID线、VIIIF-VIIIF线的剖面图。另外，图8A～图8F中的302～305分别与图1A及图1B中的101～105对应。
图8A及图8B是设置两条通路的情况，由此可以应对焊盘数量(凸点数量)的进一步增加。另外，可以期待由于条数增加而使通路径微细化而带来的冷却特性的上升，或由于通路的分散化而带来的自由度的飞跃提高。
图8C及图8D是将凸点集中在中央部的情况，由此可以有效地应对靠近外周的部位存在发热点的情况。另外，此时，对芯片外侧进行树脂密封，形成两条通路。
图8E及图8F是以在S字上弯曲地穿过芯片全体的方式配置通路305并进行冷却的情况。这样，可以对应于各种焊盘(凸点)配置，通过在有限的区域调节树脂密封，自由地设置通路，对芯片内发热区域不同的各种器件进行高效率的冷却。
实施例4
其次，作为本发明的实施例4，说明芯片之间的结构的附加结构。实施例4附加在实施例1～实施例3上使用。
图11A～图11D表示芯片之间的结构的附加结构。图11A表示芯片之间的水平方向的剖面，图11B～图11D表示沿图11A的VIB-VIB线的剖面图。另外，图11A～图11D中的402～405分别与图1A及图1B中的101～105对应。
如图11A～图11D所示，在通路405内的半导体芯片402的表面上或背面上、或表面及背面上，设置不是用于芯片之间的电连接的多个伪凸点406。
伪凸点406在图11A所示的剖面中例如配置成点阵状。图11B表示只在两个半导体芯片的相对的两个面的一方设置伪凸点的情况。
图11C表示在相对的两个面都设置伪凸点406的情况。两个之中的一个面上的伪凸点406以不与另一个面上的伪凸点406接触的方式配置。即，与一个面上的没有设置伪凸点406的部分对应地设置另一个面上的伪凸点406。
图11D与图11C一样，表示在相对的两个面上都设置伪凸点406的情况。图11D的结构与图11C不同，两个面上的伪凸点406以相互相对的方式配置，这些相对的伪凸点406之间接触。
按照图11A～图11D所示的结构，由于伪凸点406的冷却翼片效果，与没有设置伪凸点406的情况相比，可以进一步促进通过通路405的流体的冷却效果。因此能够实现更高的冷却效果。另外，伪凸点406与连接用凸点403不同，没有被非导电性材料密封，但是由于伪凸点406没有构成电回路，所以不会有因腐蚀而引起断线等的问题。另外，通过将金等具有耐腐蚀性的材料用于伪凸点，可以容易地增加伪凸点自身的寿命，由此可以在耐环境性方面实现优良的可靠性。
变形例
另外，本发明并不限定于上述各实施例。在以上说明的实施例中，以从芯片的一边穿过相对的一边的方式设置通路，但也可以是返回同一边并穿过的结构、或穿过相邻的边的结构。对于芯片叠层来说，使用4层以外的叠层数也不会损坏任何本发明的效果，这是不言而喻的。
另外，在实施例中，在所有芯片之间及芯片与基板之间形成通路，但不限于此，也可以在芯片之间及芯片与基板之间的局部形成通路。另外，冷却媒质不限于水，可以使用有机溶煤，另外，不限于液体，可以使用空气或惰性气体等气体。
另外，在不脱离本发明的要旨的范围内，可以进行各种变形之后实施。
如上所述，按照本发明的各实施例，在对叠层的半导体芯片进行树脂密封时，不是对芯片与芯片之间或芯片与基板之间的全体充填密封树脂，而是只对半导体芯片的连接用凸点部分进行树脂密封，由此，在芯片与芯片之间及芯片与基板之间的没有凸点的位置形成空洞。在此，预先最合适地设定设置在半导体芯片上的连接用凸点的位置，利用在芯片与芯片之间及芯片与基板之间形成的空洞部，可以形成例如从芯片的一边到另一边的连续的通路。然后，使冷却媒质流过这些通路，使所有半导体芯片与冷却媒质直接接触而得到冷却。因此，即使是内层的半导体芯片也能够得到充分的冷却。
另外，连接用凸点对半导体芯片来说是必不可少的，在本发明的实施例中，只要根据欲在芯片与芯片之间及芯片与基板之间形成的通路，设定连接用凸点的形成位置即可。因此，不必为了形成微通道而在芯片背面进行复杂的微细加工，从而可以抑制制造工序的繁杂化及制造成本的上升。
按照以上所述的本发明的实施例，在将多个半导体芯片叠层在布线基板上的三维安装半导体组件中，利用用于密封芯片与芯片之间及芯片与基板之间的连接用凸点的密封树脂形成通路，在不进行用于微通道冷却的复杂的加工的情况下，即使芯片叠层数量增加也可以进行高效率的冷却，且可以充分地冷却内层的半导体芯片。
对本领域的技术人员来说，额外的优点和变更是显而易见的。因此，本发明在其更宽范围内并不限于这里所示出的具体细节和代表性实施例。因此，只要不脱离所附技术方案和其等同替换所限定的总的发明构思和精神的范围，就可以进行各种变更。