晶体管电路和升压电路.pdf

本发明的晶体管电路可以防止输出短路时的大电流发生。本发明的晶体管电路，将电容器(12)连接在一端连接到电源的NMOS(10)的输出上，同时连接PMOS(14)，在电容器(16)连接到输出端(18)的同时，连接该PMOS(14)的输出。NMOS(10)和PMOS(14)交替导通，同时通过电容器(12)提供脉冲，将NMOS(10)的输出移动并升压。这样，NMOS(10)的背栅通过导通状态的PMOS(20)连接到电源。由此，在输出端短路时，PMOS(20)成为阻抗分量。

1、  一种晶体管电路，具有NMOS晶体管，该晶体管在P阱内形成一对N区域，该N区域分别作为连接源极电极的源极区域和连接漏极电极的漏极区域，在源极、漏极区域间的沟道区域中形成介由绝缘膜对置的栅极电极，其特征在于：
在将所述源极电极连接到电源的同时，所述P阱介由阻抗元件与电源连接。

2、  一种晶体管电路，具有NMOS晶体管，该晶体管在N阱内形成P阱区域，在该P阱区域内形成一对N区域，该N区域分别作为连接源极电极的源极区域和连接漏极电极的漏极区域，在源极、漏极区域间的沟道区域中形成介由绝缘膜对置的栅极电极，其特征在于：
将所述N阱介由阻抗元件连接到电路输出中。

3、  如权利要求1或2所述的晶体管电路，其特征在于：
所述阻抗元件是导通状态的PMOS。

4、  如权利要求1或2所述的晶体管电路，其特征在于：其中
所述阻抗元件是电阻元件。

5、  一种升压电路，包括：
一端连接到电源的第一MOS晶体管；
一端连接到所述第一MOS晶体管的另一端的第二MOS晶体管；
介由第一电容器连接到第一和第二MOS晶体管的连接点的脉冲信号提供部件，
连接到所述第二MOS晶体管的另一端，保持电压的第二电容器；将第一MOS晶体管导通，并将输入电源的电压保持在第一电容器中，将第一MOS晶体管截止，通过脉冲信号，使第一和第二MOS晶体管的连接点的电位移动，在该状态下将第二MOS晶体管导通，将移动的电压保持在第二电容器中并输出，其特征在于：
所述第一MOS晶体管是NMOS晶体管，该NMOS晶体管形成P阱区域，在该P阱区域内形成一对N区域，该N区域分别作为连接源极电极的源极区域和连接漏极电极的漏极区域，在源极、漏极区域间的沟道区域中形成介由绝缘膜对置的栅极电极，所述源极电极连接到电源，同时所述P阱通过阻抗元件连接到电源。

6、  一种升压电路，包括：
一端连接到电源的第一MOS晶体管；
一端连接到所述第一MOS晶体管的另一端的第二MOS晶体管；
通过第一电容器连接到第一和第二MOS晶体管的连接点的脉冲信号提供部件，
连接到所述第二MOS晶体管的另一端，保持电压的第二电容器；将第一MOS晶体管导通，并将输入电源的电压保持在第一电容器中，将第一MOS晶体管截止，通过脉冲信号，使第一和第二MOS晶体管的连接点的电位移动，在该状态下将第二MOS晶体管导通，将移动的电压保持在第二电容器中并输出，其特征在于：
所述第一MOS晶体管是NMOS晶体管，该NMOS晶体管在N阱内形成P阱区域，在该P阱区域内形成一对N区域，该N区域分别作为连接源极电极的源极区域和连接漏极电极的漏极区域，在源极、漏极区域间的沟道区域中形成介由绝缘膜对置的栅极电极，
将所述N阱通过阻抗元件与连接所述第二MOS晶体管的第二电容器的输出端连接。

晶体管电路和升压电路
技术领域
本发明涉及利用MOS晶体管的晶体管电路的大电流抑制。
背景技术
以往，在将电池作为电源进行工作的电路中，希望电源的低电压化，通过3V和1.5V的电池电源进行工作的电路也已实用化。另一方面，在电路中需要高电压的情况也很多。因此，利用电荷泵(charge pump)电路(升压电路)和电平移动(level shift)电路，由电池电源形成高电压。
这样的升压电路例如记载在专利文献1等中。
〔专利文件1〕特开平7-298607号公报
但是，在以往的升压电路中，如果在输出端发生短路，则出现所谓流过大电流的问题。对此，在进行研究以后，已知介由在升压电路中使用的晶体管中产生的寄生二极管来流过来自电源的大电流。
例如考虑利用了图1所示的CMOS的升压。NMOS10的源极连接到输入端的电源电压VDD，来自另一端的提供脉冲电压的移动用电容器12连接到该NMOS10的漏极。而且，PMOS14的漏极连接到NMOS10的漏极，该PMOS14的源极连接电压保持用的电容器16，同时还连接输出端18。
这样，将同样的时钟信号提供到NMOS10和PMOS14的栅极中。
在这样的电路中，通过H的时钟信号，NMOS10导通，PMOS14截止，电压VDD被保持在移动用电容器12中。而且，通过L的时钟信号，在NMOS10截止，PMOS14导通的状态下，通过电压移动用的脉冲信号，例如将移动用电容器的电压仅移动电压VDD，在电压保持用的电容器16上保持2VDD的电压VDD，并输出该电压。
这里，在图2中表示了NMOS的结构。这样，在P阱内形成一对N区域，使它们成为源极S和漏极D，在这些源极S和漏极D之间的沟道区域中介由绝缘膜形成栅极电极G。而且，在P阱中形成P⁺⁺区域，它成为背栅(backgate)BG。由此，生成从背栅BG向源极S、漏极D的PN结而产生的寄生二极管。
另外，在图3中表示PMOS的结构，在N阱内形成一对P区域，使它们成为源极S和漏极D，在这些源极S和漏极D之间的沟道区域中介由绝缘膜形成栅极电极G。而且，在N阱中形成N⁺⁺区域，它成为背栅BG。由此，生成从源极S、漏极D向背栅BG的PN结而产生的寄生二极管。
另外，在图4′中表示了在N阱中收容了上述的P阱的三重阱(triple well)结构的NMOS结构。在该结构中附加了从背栅BG到N阱的寄生二极管。
在图5中显示将图4的三重阱结构的NMOS和图3的PMOS应用在图1的升压电路中，输出短路时的电流路径。
这里，在该升压电路中，作为通常的使用方法，两MOS将源极S和背栅BG短路，而且为了成为高电位，输出端18连接到N阱。
升压电路以输出端是高电压的情况为基础，在这种情况下寄生二极管没有问题，但是在输出与地线短路时，从电源介由寄生二极管的短路电流流过。即，一个短路路径是电源VDD→NMOS的源极S→背栅BG→N阱→输出端18的路径(i)。而且，作为另一个短路路径是电源VDD→NMOS的源极→NMOS的背栅BG→PMOS的源极→输出端18的路径(ii)。
特别是在路径(i)中，是仅有一个二极管的短路路径，流过大电流，作为电路具有很大的问题。而在路径(ii)的情况下，因为通过2个二极管，所以路径(ii)的问题少，但仍期望采取对策。
发明内容
本发明的目的是在输出端中发生短路时，抑制大电流的发生。
本发明提供一种具有NMOS晶体管的晶体管电路，该晶体管在P阱内形成一对N区域，该N区域分别作为连接源极电极的源极区域和连接漏极电极的漏极区域，在源极、漏极区域间的沟道区域中形成介由绝缘膜对置的栅极电极，其特征在于：在将所述源极电极连接到电源的同时，所述P阱介由阻抗元件与电源连接。
而且，本发明提供一种具有NMOS晶体管的晶体管电路，该晶体管在N阱内形成P阱区域，在该P阱区域内形成一对N区域，该N区域分别作为连接源极电极的源极区域和连接漏极电极的漏极区域，在源极、漏极区域间的沟道区域中形成介由绝缘膜对置的栅极电极，其特征在于：将所述N阱介由阻抗元件连接到电路输出中。
而且前述电阻抗元件最好是导通状态地PMOS。
而且前述电阻抗元件最好是阻抗元件。
本发明提供一种升压电路包括：一端连接到电源的第一MOS晶体管；一端连接到所述第一MOS晶体管的另一端的第二MOS晶体管；介由第一电容器连接到第一和第二MOS晶体管的连接点的脉冲信号提供部件，连接到所述第二MOS晶体管的另一端，保持电压的第二电容器；将第一MOS晶体管导通，并将输入电源的电压保持在第一电容器中，将第一MOS晶体管截止，通过脉冲信号，使第一和第二MOS晶体管的连接点的电位移动，在该状态下将第二MOS晶体管导通，将移动的电压保持在第二电容器中并输出，其特征在于：所述第一MOS晶体管是NMOS晶体管，该NMOS晶体管形成P阱区域，在该P阱区域内形成一对N区域，该N区域分别作为连接源极电极的源极区域和连接漏极电极的漏极区域，在源极、漏极区域间的沟道区域中形成介由绝缘膜对置的栅极电极，所述源极电极连接到电源，同时所述P阱通过阻抗元件连接到电源。
另外，本发明提供一种升压电路包括：一端连接到电源的第一MOS晶体管；一端连接到所述第一MOS晶体管的另一端的第二MOS晶体管；通过第一电容器连接到第一和第二MOS晶体管的连接点的脉冲信号提供部件，连接到所述第二MOS晶体管的另一端，保持电压的第二电容器；将第一MOS晶体管导通，并将输入电源的电压保持在第一电容器中，将第一MOS晶体管截止，通过脉冲信号，使第一和第二MOS晶体管的连接点的电位移动，在该状态下将第二MOS晶体管导通，将移动的电压保持在第二电容器中并输出，其特征在于：所述第一MOS晶体管是NMOS晶体管，该NMOS晶体管在N阱内形成P阱区域，在该P阱区域内形成一对N区域，该N区域分别作为连接源极电极的源极区域和连接漏极电极的漏极区域，在源极、漏极区域间的沟道区域中形成介由绝缘膜对置的栅极电极，将所述N阱通过阻抗元件与连接所述第二MOS晶体管的第二电容器的输出端连接。
在NMOS晶体管中，从P阱向N区域生成寄生二极管。而且，通常源极和P阱被共同连接到输入端的电源。由此，虽然在输出端是高电位时没有问题，但是在输出端与地线短路时，从输入端的电源介由寄生二极管流过电流。按照本发明，通过在电源和N阱之间配置导通状态的PMOS电阻和普通的电阻元件，可以减少短路电流。
而且，在为P阱内收容N阱的三重阱结构的NMOS的情况下，从P阱向N阱生成寄生二极管。这时，N阱连接到电路输出。因此，在输出端短路时，按照从输入端电源经N阱、寄生二极管、P阱的顺序流过电流。按照本发明，通过在电源和N阱之间，或者在N阱和电路输出之间配置导通状态的PMOS电阻和普通的电阻元件，可以减少短路电流。
特别是在升压电路的情况下，以输出端是高电压为前提，输出短路时，将产生如上所述的问题。因此，本发明的电路特别适用。
附图说明
图1是表示升压电路的结构的图。
图2是表示NMOS的结构的图。
图3是表示PMOS的结构的图。
图4是表示三重阱的NMOS的结构的图。
图5是表示升压电路的输出端短路时的电流路径的图。
图6是表示实施方式的结构的图。
图7是表示图6的结构的图。
图8是表示其他的实施方式的结构的图。
具体实施方式
图6是表示本发明的一个实施例的结构的图。利用了与图1一样的CMOS进行升压，NMOS10的源极连接到输入端的电源电压VDD，来自另一端的提供脉冲电压的移动用电容器12连接到该NMOS10的漏极。而且，PMOS14的漏极连接到NMOS10的漏极，该PMOS14的源极连接电压保持用的电容器16，同时还连接输出端18。这样，将同样的时钟信号提供到NMOS10和PMOS14的栅极中。
在这样的电路中，通过时钟信号，NMOS10导通，PMOS14截止，从而电压VDD被保持在移动用电容器12中，在NMOS10截止，PMOS14导通的状态下，通过脉冲信号，将例如移动用电容器的电压仅移动电压VDD，在电压保持用的电容器16中保持2VDD的电压VDD，并输出该电压。
这样，在本实施方式中，NMOS10的源极S、背栅BG间不被短路。这样，背栅BG介由电阻用的PMOS20连接到电源VDD。该PMOS20的栅极固定为L，是导通的状态，作为阻抗元件来起作用。即，如等效电路所示，在电源VDD和寄生二极管之间配置PMOS20的导通阻抗。
因此，如图所示，输出端18与地线短路时，除了NMOS10的背栅BG、N阱之间的二极管以外，还介由作为电阻分量的PMOS20流过电路电流。因此，可以大幅度减少短路电流。
在图7中表示有关MOS10和PMOS20的结构的模式图。这样，将NMOS10的背栅BG介由PMOS20连接到电源VDD。这样，可以用与其他的CMOS相同的处理来构成PMOS20。
图8表示其他的实施方式的结构图。在该例中，在NMOS10的N阱和输出端18之间配置电阻元件22。通过该结构，如图所示，电阻元件22位于NMOS10之后，可以减少从N阱流向输出端18的电流量。而且，电阻元件22可以是扩散电阻或者布线电阻，将电源电压设为3V时，使用100kΩ左右的电阻。
再有，在图5的例中，也可以利用电阻元件22以取代PMOS20，而且，在图8的例子中，也可以利用PMOS20的导通电阻以取代电阻元件22。
再有，在图5中，虽然采用了三重阱结构的部件作为NMOS，但是并不限于此。即，在图5中利用了图2结构的NMOS时，因为不是N阱，所以寄生二极管减少1个，路径(i)的短路消失。但是，通过配置PMOS20(或者电阻元件)，成为对路径(ii)的电阻，可以抑制输出短路时的大电流。
而且，按照本实施方式的结构，可以抑制输出短路时的大电流。但是，并不是可以切断短路电流。因此，最好监视输出端18的电压，不管升压电路是否正在动作，通过电压不上升来检测短路，采取分离输出端等的方式。而且，为了检测大电流，可以适当采用已知的各种方法。