异质结构场效应晶体管.pdf

HEFT具有衬底(2)、缓冲层(4)、沟道层(8)、隔离层(10)、δ掺杂层(12)、肖特基势垒层(14)和盖层(18)以及金属层(20)，后者利用下面的半导体形成肖特基势垒。沟道可以是GaInAs，以及势垒层(4)、隔离层(10)和肖特基势垒层可以是AlInAs。在肖特基势垒层(14)和金属层(18)之间添加例如GaAs的附加薄层，以在不产生过多的缺陷的情况下增强肖特基势垒高度。

1、  一种异质结场效应晶体管(FET)，包括：
具有第一主表面的衬底(2)；
在第一主表面上用于形成沟道的第一半导体材料的沟道(8)半导体材料层；
在沟道上的第二半导体材料的肖特基半导体材料层(14)，第二半导体材料(14)的带隙大于第一半导体材料(8)的带隙；和
在肖特基半导体材料层上的金属栅极层(20)，利用肖特基半导体材料层形成肖特基势垒；
其特征在于，在金属栅极层(20)和肖特基半导体材料层(14)之间的第三半导体材料的中间半导体层(16)，该第三半导体材料在金属栅极层(20)的情况下具有比第二半导体材料层高的肖特基势垒高度。

2、  根据权利要求1的FET，其中中间半导体层(16)的厚度在2nm到6nm的范围内。

3、  根据权利要求1或者2的FET，还包括形成在中间半导体层上的盖层(18)。

4、  根据任一前述权利要求的FET，其中第一半导体材料(8)是GaInAs，以及第二半导体材料层(14)是AlInAs。

5、  根据权利要求4的FET，其中第三半导体材料层(16)是GaAs。

6、  根据权利要求4或者5的FET，其中衬底(2)是InP或者GaAs。

7、  根据任一前述权利要求的异质结场效应晶体管，包括：
紧接在沟道半导体材料层(8)上面的隔离层(10)；和
紧接在隔离层(10)上面的δ掺杂层(12)；
其中肖特基半导体材料层(14)在δ掺杂层(12)上面。

8、  根据权利要求7的FET，其中隔离层(10)是第二半导体材料。

9、  根据任一前述权利要求的FET，还包括衬底(2)和沟道半导体层(8)之间的缓冲(4)半导体材料层。

10、  一种制造异质结场效应晶体管的方法，包括：
提供具有第一主表面(6)的衬底(2)；
在第一主表面(6)上沉积用于形成沟道的第一半导体材料的沟道半导体材料层(8)；
在沟道上沉积第二半导体材料的肖特基半导体材料层(14)，第二半导体材料(14)的带隙大于第一半导体材料(8)的带隙；以及
在肖特基半导体材料层上沉积金属栅极层(20)，利用肖特基半导体材料层(14)形成肖特基势垒；
其特征在于，在金属栅极层(20)和肖特基半导体材料层(14)之间沉积具有高于第二半导体材料层的肖特基势垒高度的第三半导体材料的应变半导体层(16)。

异质结构场效应晶体管
本发明涉及一种异质结构场效应晶体管(HFET)，特别地，但不专门地，涉及一种高电子迁移率晶体管(HEMT)。
在典型HFET中，金属栅接触在沟道半导体层上利用肖特基势垒半导体层形成肖特基势垒，该沟道半导体层利用肖特基势垒半导体层形成异质结构。源极和漏极接触设置在栅极的任一侧上。金属栅接触上的电压控制源极和漏极接触之间的沟道中的导通。注意，肖特基势垒层尤其可以包括沟道附近的δ掺杂层，以在沟道中提供载流子。
在HFET中，肖特基势垒高度是重要的参数，其决定阈值正向电压和栅极泄漏电流，其由热离子和隧道电流构成。这些对于HFET的特性有主要影响，并对特性，尤其是夹断电压、击穿电压、输出电导、增益截止频率、噪声和更多的特性有很大影响。
肖特基势垒是金属材料和半导体之间的势垒。在HFET中可以使用不同的金属作为肖特基栅金属，例如钛、钼、铂和钯。铂具有最高的功函数，其产生1.05V的肖特基势垒高度。铂适用于大表面面积的肖特基二极管，但是由于不良的附着力而不适用于高性能亚微米HFET中。而且，在存在AlInAs的地方，出现了另外的问题，因为在相对低的温度下(大约250℃)铂和AlInAs反应，并且甚至在器件运行的过程中可能扩散。这将导致器件不可靠性。由于这些原因，钛通常是优选的金属。
半导体还对肖特基势垒高度有影响，通常是大于金属的影响。尤其是，在金属沉积之前在半导体表面处半导体中的费米能级的钉扎非常明显。通常，越宽带隙的半导体产生越高的肖特基势垒。多种半导体，例如InP、AlInAs、AlGaAs、AlInP和GaInP都已经被用作肖特基接触层。
标准的InP HEMT通常使用Al_0.48In_0.52As的晶格匹配层作为肖特基势垒层以及使用Ti作为接触金属。这提供了大约0.65eV±0.05eV的肖特基势垒高度。InP不太适用于肖特基层，因为尽管它是晶格匹配的，但是它提供低肖特基势垒高度(大约0.42eV)。
可替换地，半导体的不匹配层可以用作肖特基势垒层，但是这在半导体的体积和界面中产生了大量的陷阱和缺陷，其不利地影响晶体管特性。
鉴于这些原因，和衬底晶格匹配的标准AlInAs构成了势垒层的良好选择。
然而利用AlInAs存在问题，因为在栅金属形成之前，高Al含量可能形成自然的氧化层。这影响了栅电流泄漏和器件可靠性。
已经提出了，在金属化之前使用Ar等离子体对表面脱氧以解决这个问题，但是等离子体本身产生影响势垒层质量的缺陷，尤其是当使用薄的势垒时。
因此，对于HFET依然存在需要改进的肖特基栅极，尤其是在高In含量沟道FET中。
根据本发明，提供了根据权利要求1的HFET。
提供较高肖特基势垒的另一半导体材料的附加层的使用改善了栅极接触的特性。然而，因为该层是薄的，所以它可以容易地生长成具有良好的质量，即使它通常不具有和衬底或其它半导体材料层匹配的晶格常数。
而且，器件的制造容易集成到现有的工艺中。
优选地，应变半导体层的厚度在2nm到6nm的范围内。
第一半导体材料可以是GaInAs以及第二半导体材料层可以是AlInAs。第三半导体材料层可以是GaAs。衬底可以是InP或者GaInAs。在特别优选的实施例中，第二材料层可以是Al_0.48In_0.52As以及具有匹配的晶格常数的衬底InP。
提出的HFET具有很多优点。在没有中间层时，肖特基势垒高度是大约0.8eV，而不是0.65eV。
而且，GaAs不包含任何铝，且因此器件比AlInAs更可靠，因为在金属化之前GaAs表面不太易于氧化。
注意，在GaAs和AlInAs之间的导带上的正台阶增加了肖特基势垒高度。
优选地，半导体的盖层形成在中间层上，并被刻蚀以暴露栅极区中的中间层。和在AlInAs上相比，在GaAs上可以更选择性地刻蚀InGaAs。因为通常使用InGaAs盖层，所以GaAs中间层使刻蚀步骤更容易。可以在盖层上形成源极和漏极接触。
根据本发明，可以在增强模式的FET中获得大的正向摆幅。
而且，栅极泄漏电流的减小改善了噪声水平。
尽管在InP上GaAs失配，但是可以容易地生长具有良好材料质量的小所需厚度的GaAs。
特别地，FET可以包括紧接在沟道半导体材料层上面的隔离层；和紧接在隔离层上面的δ掺杂层；其中，肖特基半导体材料层在δ掺杂层上面。隔离层、δ掺杂层和肖特基材料层可以一起被认为是势垒层，并且特别地可以都由第二半导体材料形成。
隔离层可以是第二半导体材料。
可替换地，可以使用较厚的掺杂层。
FET还可以包括衬底和沟道之间的缓冲半导体材料层。
在另一个方面中，本发明涉及一种制造异质结场效应晶体管的方法，其包括：
提供衬底；
在第一主表面上沉积用于形成沟道的第一半导体材料的沟道半导体材料层；
在沟道上沉积第二半导体材料的肖特基半导体材料层，第二半导体材料的带隙大于第一半导体材料的带隙；以及
在肖特基半导体材料层上沉积金属栅极层，利用肖特基半导体材料层形成肖特基势垒；
其特征在于，在金属栅极层和肖特基半导体材料层之间沉积具有高于第二半导体材料层的肖特基势垒高度的第三半导体材料的应变半导体层。
注意，在该说明书中术语“上面”旨在指的是材料沉积在第一主表面的侧上，且并不旨在暗示HFET在空间中的任何特定方向。
为了更好地理解本发明，现在将参考附图，完全借助于例子描述实施例，其中：
图1是通过本发明的第一个实施例的截面；以及
图2示出了图1的FET的能带图。
这些图是示意性的并且没有按比例绘制。
As的缓冲半导体层4，其在它的第一主表面6上和InP衬底晶格匹配。在其上面是GaInAs的沟道半导体层8。
在沟道上面首先设置AlInAs的薄隔离层10，也是Al_0.48In_0.52As，以便于晶格匹配，接着是高n+型δ掺杂层12，然后是肖特基势垒层14，也是Al_0.48In_0.52As。
在肖特基势垒层14上面设置薄的，2nm厚的GaAs的高电子亲和力层16。GaAs提供了比Al_0.48In_0.52As肖特基势垒层14高的电子亲和力和肖特基势垒高度。在替换实施例中，可以使用具有更高电子亲和力和肖特基势垒高度的替换半导体。该层不和InP晶格匹配，且因此GaAs层16是应变的。然而，由于GaAs层16非常薄，所以它可以容易地生长成高质量的。注意，术语“高电子亲和力”在该文本中意味着比肖特基势垒层14更高的电子亲和力。
在薄的高电子亲和力层16上设置高掺杂的GaInAs的盖层18。使该盖层凹进以暴露栅极区中的高电子亲和力层16。
在钛的例子中，尽管金是替换物，对高电子亲和力层16制作金属栅极接触20。对盖层制作源极22和漏极24接触。
通过将层按上述顺序沉积到衬底上，可以在InP衬底上简单地制造该结构。可以通过任何已知的工艺生长这些层，例如，MBE或者MOCVD或者本领域技术人员已知的很多其它半导体生长和掺杂工艺中的任何一种。
该结构可以形成在HFET中，尤其是HEMT，并且技术人员将认识到需要按照多个步骤完成HEMT。技术人员将意识到可以怎样实现这些，因此为了简单起见，将省略这些步骤的详细描述。
图2示出了由根据本发明的器件获得的能带结构(26，实线)和比较实例(28，虚线)，除了省略了GaAs层16之外其是相同的。0V能级是费米能级，且尤其是在金属层20中的费米能级。
将注意的是，和现有技术中的0.65V相比，在实施例中提供的肖特基势垒高度是0.8V(参见在x＝0.00处导带边缘的位置)。注意，在该连接中，和AlInAs相比GaAs的更高电子亲和力将0.1eV的小台阶有效地增加到GaAs-AlInAs边界处的导带，其被有效地增加到肖特基势垒高度。
因为GaAs层16不包含铝，所以它比在现有技术的器件中更不容易氧化，其增加了可靠性。在栅极周围的区域中尤其是这样。而且，对于GaAs上InGaAs比对于AlInAs上InGaAs存在更好的选择性刻蚀，因此InGaAs的盖层的选择性刻蚀变得更容易。
对于根据本发明的增强模式的HEMT可以获得大的正向摆幅。
该实施例可以实现栅极泄漏电流的大大降低。
本发明不局限于上面所述的实例，并且技术人员将知道可以使用不同的半导体材料。本发明可以应用到所有的FET型器件，包括p型和n型器件。
通过阅读本公开，其它变化和修改对于本领域技术人员将是显而易见的。这些变化和修改可以包括等价物和在半导体的设计、制造和使用中早已已知的其它特征，且除了或者代替这里所述的特征可以使用这些特征。尽管在该申请中已经用特征的特定组合表述了权利要求，但是应当理解的是，公开的范围还包括这里明确地或者隐含地公开的任何新颖特征或者特征的任何新颖组合或其任何概括，不管它是否减轻了任何或者全部与本发明相同的技术问题。因此，本申请人给出了提示，在本申请或者从中得到的任何其它申请的执行过程中，可以用任何这些特征和/或这些特征的组合表述新的权利要求。