导线的制造方法以及缩小导线与图案间距的方法.pdf

一种缩小导线间距的方法，首先提供基底，然后于基底上形成一层第一导体层。接着，图案化第一导体层，于第一导体层中形成多个开口。之后于第一导体层的侧壁形成多个间隙壁，这些间隙壁的宽度小于开口的宽度。继而于基底上形成第二导体层填入该些开口，且暴露出各间隙壁的顶部，其中间隙壁将第一导体层与第二导体层隔离开来，间隙壁的宽度即为第一导体层与第二导体层之间的间距。

1.  一种缩小导线间距的方法，包括：
提供基底；
于该基底上形成第一导体层；
图案化该第一导体层，于该第一导体层中形成多个开口；
于该第一导体层的侧壁形成多个间隙壁，各该间隙壁的宽度小于该开口的宽度；以及
于该基底上形成第二导体层填入该些开口；
暴露出各该间隙壁的顶部，其中该间隙壁将该第一导体层与该第二导体层隔离开来，该间隙壁的宽度即为该第一导体层与该第二导体层之间的间距。

2.  如权利要求1所述的缩小导线间距的方法，其中该第一导体层与该第二导体层的材料相同。

3.  如权利要求1所述的缩小导线间距的方法，其中该第一导体层与该第二导体层的材料包括掺杂多晶硅。

4.  如权利要求1所述的缩小导线间距的方法，其中暴露出各该间隙壁的顶部的方法包括回蚀刻或化学机械研磨步骤。

5.  如权利要求1所述的缩小导线间距的方法，其中于形成该第二导体层的步骤之后，还包括移除该间隙壁。

6.  如权利要求1所述的缩小导线间距的方法，还包括于该第一导电层形成前，具有突出于该基底的多个隔离结构设置于该基底中，且该些间隙壁后续形成于该些隔离结构上。

7.  如权利要求6所述的缩小导线间距的方法，其中该些隔离结构包括浅沟槽隔离结构。

8.  一种导线的制造方法，包括：
提供基底，该基底中已形成有多个隔离结构；
于该基底上依序形成导体层与第一掩模层；
图案化该第一掩模层，使该第一掩模层至少覆盖住每两个相邻隔离结构之间的该基底；
于该第一掩模层的侧壁形成多个间隙壁，该些间隙壁位于该些隔离结构上方，且该些间隙壁的宽度小于相邻二隔离结构之间的宽度；
于图案化的该第一掩模层之间暴露出来的该基底上形成第二掩模层；
暴露出各该间隙壁的顶部，使该间隙壁将该第一掩模层与该第二掩模层隔离开来；
移除该间隙壁；以及
以该第一掩模层与该第二掩模层为掩模，图案化该导体层。

9.  如权利要求8所述的导线的制造方法，其中该第一掩模层与该第二掩模层的材料相同。

10.  如权利要求9所述的导线的制造方法，其中该第一掩模层与该第二掩模层的材料包括氮化硅。

11.  如权利要求8所述的导线的制造方法，其中该导体层的材料包括掺杂多晶硅。

12.  一种缩小图案间距的方法，包括：
提供基底，该基底中至少已形成有多个元件；
于该基底上形成第一材料层，该第一材料层具有多个开口，暴露出部分该基底；
于该第一材料层的侧壁形成间隙壁；以及
于该些开口填入第二材料层，且暴露出该间隙壁的顶部，其中该间隙壁将该第一材料层与该第二材料层隔离开来，该间隙壁的宽度即为该第一材料层与该第二材料层之间的间距。

13.  如权利要求12所述的缩小图案间距的方法，其中于填入该第二材料层的步骤之后，还包括移除该间隙壁。

14.  如权利要求13所述的缩小图案间距的方法，其中于形成该第一材料层的步骤之前，还包括于该基底上形成待蚀刻层。

15.  如权利要求14所述的缩小图案间距的方法，其中于移除该间隙壁的步骤之后，还包括以该第一材料层与该第二材料层为掩模，移除部分该待蚀刻层。

16.  如权利要求15所述的缩小图案间距的方法，其中该待蚀刻层为导体层。

17.  如权利要求16所述的缩小图案间距的方法，其中该待蚀刻层的材料包括掺杂多晶硅。

18.  如权利要求16所述的缩小图案间距的方法，其中该第一材料层与该第二材料层为阻障层。

19.  如权利要求18所述的缩小图案间距的方法，其中该阻障层的材料包括钛、氮化钛或氮化硅。

20.  如权利要求15所述的缩小图案间距的方法，其中该待蚀刻层下形成有层间介电层。

21.  如权利要求12所述的缩小图案间距的方法，其中于该些开口填入该第二材料层，且暴露出该间隙壁的顶部的步骤包括：
于该基底上形成该第二材料层；以及
回蚀刻该第一材料层与该第二材料层，直到暴露出该间隙壁的顶部。

22.  如权利要求12所述的缩小图案间距的方法，其中该第二材料层与该第一材料层的材料相同。

23.  如权利要求22所述的缩小图案间距的方法，其中该第一材料层与该第二材料层的材料包括导体材料。

导线的制造方法以及缩小导线与图案间距的方法
技术领域
本发明涉及一种半导体工艺，特别是涉及一种半导体工艺上的导线的制造方法，以及缩小导线与图案间距的方法。
背景技术
在集成电路蓬勃发展的今日，元件小型化与积集化是必然的趋势，也是业界积极发展的重要课题，而整个半导体工艺中影响元件尺寸最举足轻重的关键就在于光刻(Photolithography)工艺的技术。
以目前的半导体工艺技术而言，想要进一步提高光刻工艺的分辨率，所使用的机器、光掩模甚至是光源都可能所费不赀。而且，在各元件布局的积集度日益增加的情况下，层与层之间的叠置精确度(Overlay Accuracy)也会越来越严苛，各膜层之间的对准问题(alignment issue)变得十分重要。
举例来说，请参照图1A至图1B，其为绘示在浅沟槽隔离(STI)上形成字线的制造流程剖面图。请参照图1A，基底100上有多个浅沟槽隔离101。浅沟槽隔离101上已形成有一层多晶硅层110。多晶硅层110上具有一层图案化光致抗蚀剂层120。图案化光致抗蚀剂层120必须精准地覆盖住相邻的两个浅沟槽隔离101之间的基底100。之后，再以此图案化光致抗蚀剂层120为掩模，蚀刻出图1B中的多晶硅层110。然而，碍于光刻技术上的限制，多晶硅层110的图案可能会因为光致抗蚀剂层图案化的过程中所产生的叠置误差，而有所偏离，成为如图1B中的虚线所示，无法准确地形成于两个浅沟槽隔离101之间。这种误差将造成字线之间，或字线与元件之间的不正常电连接，而导致半导体元件的整体效能与可靠度大幅下降，甚至可能会使得元件发生无法操作的情况。
发明内容
有鉴于此，本发明的目的就是在提供一种导线的制造方法以及缩小导线与图案间距的方法，可以突破原来光刻工艺所能形成的最小线宽的限制，并可以制作出线宽较小的导线。
本发明的另一目的是提供一种导线的制造方法以及缩小导线与图案间距的方法，能够避免各膜层间的对准问题，有助于提高元件的整体效能与可靠度。
本发明提出一种缩小导线间距的方法，首先提供基底，然后于基底上形成一层第一导体层。接着，图案化第一导体层，于第一导体层中形成多个开口。之后于第一导体层的侧壁形成多个间隙壁，这些间隙壁的宽度小于开口的宽度。继而于基底上形成第二导体层填入该些开口，且暴露出各间隙壁的顶部，其中间隙壁将第一导体层与第二导体层隔离开来，间隙壁的宽度即为第一导体层与第二导体层之间的间距。
依照本发明的实施例所述的缩小导线间距的方法，上述第一导体层与第二导体层的材料相同，其例如是掺杂多晶硅。
依照本发明的实施例所述的缩小导线间距的方法，上述形成第二导体层，且暴露出各间隙壁的顶部的方法例如是先于基底上形成一层第二导体层，然后再回蚀刻第一导体层与第二导体层，直到暴露出各间隙壁的顶部，且间隙壁将第一导体层与第二导体层隔离开来为止。
依照本发明的实施例所述的缩小导线间距的方法，上述于形成第二导体层的步骤之后，还包括移除间隙壁。
依照本发明的实施例所述的缩小导线间距的方法，上述隔离结构突出于基底。上述隔离结构包括浅沟槽隔离结构。
本发明提出一种导线的制造方法，首先提供基底，基底中至少已形成有多个隔离结构。接着于基底上依序形成一层导体层与一层第一掩模层。然后，图案化第一掩模层，使第一掩模层至少覆盖住每两个相邻隔离结构之间的基底。继而，于第一掩模层的侧壁形成多个间隙壁，间隙壁位于隔离结构上，且间隙壁的宽度小于相邻二隔离结构之间的宽度。之后，于图案化的第一掩模层之间暴露出来的基底上形成第二掩模层，且暴露出各间隙壁的顶部，其中间隙壁将第一掩模层与第二掩模层隔离开来。接着，移除间隙壁，并且以第一掩模层与第二掩模层为掩模，图案化导体层。
依照本发明的实施例所述的导线的制造方法，上述第一掩模层与第二掩模层的材料相同，其例如是氮化硅。
依照本发明的实施例所述的导线的制造方法，上述导体层的材料包括掺杂多晶硅。
上述方法，可以通过控制间隙壁的厚度，制作出线宽较小的导线，增加工艺裕度。此种方法可以突破目前的机器所能形成的最小线宽的限制，而达到缩小线宽的功效。如此一来，也可以避免各膜层间的对准问题，有利于工艺控制，而进一步提高元件的整体效能与可靠度。
本发明提出一种缩小图案间距的方法，首先提供一基底，基底中至少已形成有多个元件。然后，于基底上形成第一材料层，第一材料层具有多个开口，暴露出部分基底。接着于第一材料层的侧壁形成间隙壁。继而于开口填入第二材料层，且暴露出间隙壁的顶部，其中间隙壁将第一材料层与第二材料层隔离开来。
依照本发明的实施例所述的缩小图案间距的方法，上述于开口填入第二材料层，且暴露出间隙壁的顶部的步骤包括：于基底上形成第二材料层，再回蚀刻第一材料层与第二材料层，直到暴露出间隙壁的顶部。
依照本发明的实施例所述的缩小图案间距的方法，上述于填入第二材料层的步骤之后，还包括移除间隙壁。
依照本发明的实施例所述的缩小图案间距的方法，上述于形成第一材料层的步骤之前，还包括于基底上形成一待蚀刻层。于形成有待蚀刻层的情形时，在移除间隙壁的步骤之后，还包括以第一材料层与第二材料层为掩模，移除部分待蚀刻层。其中待蚀刻层例如是一层导体层，其材料例如是掺杂多晶硅。而第一材料层与第二材料层例如是阻障层其材料例如是钛、氮化钛或氮化硅。于待蚀刻层下例如是形成有一层间介电层(Inter-Layer Dielectric)。
依照本发明的实施例所述的缩小图案间距的方法，上述第二材料层与第一材料层的材料相同，例如皆为导体材料。
上述缩小图案间距的方法可以突破机器的限制，通过间隙壁的形成与移除可以使导线(待蚀刻层或是第一材料层/第二材料层)之间的间隙缩小。在不更换机器的前提之下，突破原来光刻工艺所能形成的最小线宽的限制，进而提高元件积集度与工艺裕度。
本发明利用间隙壁的形成，通过控制间隙壁的宽度，使得工艺的线宽得以缩小，即使光刻工艺的分辨率较差，仍然能够降低元件尺寸，而在既定的光刻分辨率下，增加半导体工艺线宽裕度及提高元件的积集度。
为让本发明的上述和其它目的、特征和优点能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本发明。
附图说明
图1A至图1B为绘示现有的字线制造流程剖面图。
图2A至图2E为绘示本发明一实施例的一种导线的制造方法。
图3A至图3F为绘示本发明一实施例的一种图案的制造流程剖面图。
图3G至图3H为绘示本发明另一实施例的一种图案的制造流程剖面图。
简单符号说明
100、200、300：基底
101：浅沟槽隔离
110：多晶硅层
120：图案化光致抗蚀剂层
232：图案化光致抗蚀剂层
210：隔离结构
215a、235a、240a、315a、320a、340a：宽度
220、308：待蚀刻层
230、250、310、330：材料层
235、315、340：开口
240、320：间隙壁
305：内层介电层
具体实施方式
图2A至图2E为绘示本发明一实施例的一种导线的制造流程剖面图。
请参照图2A，本实施例以形成存储器的字线为例作说明。首先提供至少具有多个隔离结构210的基底200，基底200的表面还可能包括一层介电层(未绘示)。隔离结构210例如是浅沟槽隔离。依照目前使用的光刻机器的分辨率，隔离结构210之间的宽度215a例如是90nm。然后，于该基底200上形成一层待蚀刻层220。待蚀刻层220例如是一层导体层，以作为后续的控制栅极或是导线之用。待蚀刻层220的材料例如是掺杂多晶硅、金属或金属硅化物等的导体材料，其形成方法例如是化学气相沉积法或物理气相沉积法。然后，于基底200上形成层材料层230。材料层230在后续的工艺中例如是作为掩模层之用，材料层230的材料与待蚀刻层220具有不同的蚀刻选择比，其例如是氮化硅。材料层230的形成方法例如是化学气相沉积法。
然后，请参照图2B，图案化此材料层230，使材料层230至少覆盖住每两个相邻隔离结构210之间的基底200，且于材料层230中形成多个开口235。也就是说，材料层230并不是是覆盖住所有的相邻隔离结构210之间的基底200，而是间隔地覆盖住相邻隔离结构210之间的基底。图案化此材料层230的方法例如是先于材料层230上形成一层图案化光致抗蚀剂层232，继而以图案化光致抗蚀剂层232为掩模，移除部分材料层230以形成之。其中，图案化光致抗蚀剂层232的形成方法例如是先于材料层230上涂布一层光致抗蚀剂层(未绘示)，再进行曝光、显影的步骤。移除部分材料层230的方法例如是干式蚀刻法。开口235的宽度235a会大于90nm，也就是说，光刻工艺所形成的线宽大于90nm。
之后，请参照图2C，移除图案化光致抗蚀剂层232，并于材料层230的侧壁形成多个间隙壁240。这些间隙壁240优选位于隔离结构210上方，因此，进行图2的图案化材料层230的步骤时，即需考虑到间隙壁240的形成位置。移除图案化光致抗蚀剂层232的方法例如是干式去光致抗蚀剂或湿式去光致抗蚀剂。间隙壁240的形成方法例如是先于材料层230上形成层间隙壁材料层(未绘示)，再回蚀刻间隙壁材料层以形成之。回蚀刻间隙壁材料层的方法例如为各向异性蚀刻法，间隙壁240的宽度240a可以依照所沉积的间隙壁材料层以及材料层230的厚度与蚀刻的条件来加以控制。间隙壁240的宽度240a优选是小于开口235的宽度235a，且小于隔离结构210之间的宽度215a。
接着，请参照图2D，于基底200上形成材料层250，且暴露出间隙壁240的顶部。材料层250的形成方法例如是先于基底200上形成材料层250，材料层250的材料例如是与材料层230相同的材料，然后再回蚀刻材料层250与材料层230，而暴露出间隙壁240。其中，材料层250的材料例如是氮化硅，其形成方法例如是化学气相沉积法。回蚀刻材料层250与材料层230的方法例如是干式蚀刻法、湿式蚀刻法或是化学机械研磨法，若使用的是化学机械研磨法，则间隙壁240会和二侧的材料层230、250等高。
继之，请参照图2E，移除间隙壁240，再以材料层230与材料层250为掩模移除部分待蚀刻层220。移除间隙壁240的方法例如是干式蚀刻法。移除部分待蚀刻层220的方法例如是各向异性蚀刻工艺。
图案化之后的待蚀刻层220可以作为导线。待蚀刻层220(导线)的图案不会因为光刻中的叠置误差而产生偏离，暴露出基底200。这也就是说，通过间隙壁240的形成以及控制间隙壁240的厚度，不但可以在更准确的位置形成导线，而不会产生膜层间的对准问题，进而提高工艺裕度(processwindow)，增加半导体元件的整体效能与可靠度，还可以缩小导线间的间距，进一步提高元件的积集度。
图3A至图3E为绘示本发明一实施例的一种图案间距的制造流程剖面图。
请参照图3A，本发明提出的图案的制造方法，首先提供基底300，基底300中例如已经形成有多个元件，如金属氧化物半导体晶体管(MOS)、存储器、逻辑元件等半导体元件(未绘示)。基底300的顶部例如已经形成了一层内层介电层305，内层介电层305的材料例如是氧化硅、硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、无掺杂硅玻璃(USG)等适当的介电材料。之后，于基底300上形成一层材料层310，材料层310在本实施例中，例如是导体层，而于后续工艺中作为导线之用。材料层310的材料例如是金属、金属硅化物或掺杂多晶硅等导体材料，其形成方法例如是物理气相沉积法或是化学气相沉积法等，依照材料的不同而定。
然后，请参照图3B，图案化材料层310，以于材料层310中形成多个开口315。开口315暴露出基底300，在本实施例中，即暴露出内层介电层305。图案化材料层310，以形成多个开口315的方法，例如是先于材料层310上形成一层图案化光致抗蚀剂层(未绘示)，再以此图案化光致抗蚀剂层为掩模，移除部分材料层310。移除的方法例如是干式蚀刻法。上述涂布光致抗蚀剂后续的曝光、显影等工艺，其所使用的机器的最佳分辨率例如是90nm，也就是说，开口315的宽度315a例如是90nm。
继而，请参照图3C，于材料层310的侧壁形成间隙壁320。间隙壁320的形成方法例如是先于基底300上形成一层间隙壁材料层(未绘示)，再进行各向异性蚀刻工艺以形成之。间隙壁材料层的材料例如是氧化硅或氮化硅，其形成方法例如是化学气相沉积法。间隙壁320的厚度320a可以依照所沉积的间隙壁材料层320以及材料层310的厚度与蚀刻的条件来加以控制。间隙壁320的厚度320a例如是小于开口315的宽度315a。
接着，请参照图3D，于基底300上形成一层材料层330，材料层330填满开口315。这个步骤的材料层330的材料例如是与材料层310的材料相同，例如同样是导体材料。材料层330的形成方法例如是化学气相沉积法或物理气相沉积法等工艺。
然后，请参照图3E，回蚀刻材料层330与材料层310，暴露出间隙壁320的顶部。回蚀刻材料层330与材料层310的方法例如是先以化学机械研磨法移除间隙壁320上的材料层330，或者优选再辅以过度蚀刻的方式，移除部分材料层330与材料层310，而暴露出间隙壁320。由于间隙壁320与材料层310、330具有不同的蚀刻速率，因此，间隙壁320不会被移除，而会存留于材料层310与材料层330之间。在本实施例中，材料层310与材料层330即为欲形成的导线。
之后，请参照图3F，移除间隙壁320，形成具有开口340的材料层310、330。移除间隙壁320的方法例如是各向异性蚀刻法。开口340的宽度340a即为间隙壁320的厚度320a，通过控制间隙壁320的厚度320a，就能够控制开口330的宽度330a，进而缩小材料层310、330(导线)之间的线宽，使线宽由图3B中的宽度315a缩减为图3F中的宽度330a。也就是说，即使现有机器的分辨率，仅能形成开口315的宽度315a，利用上述图案的形成方法，控制间隙壁320的宽度，仍然能够达到缩小线宽的功效。
须注意的是，图3F中移除间隙壁320的步骤，可以视实际需要而选择性地进行。举例来说，假使元件的设计布局尚须形成一层介电层覆盖住材料层310、330，则留在材料层310、330之间的间隙壁320，就可以留下来作为后续覆盖材料层310、330的介电层的一部份，用来隔离材料层330与材料层310(导线)，而不需要加以移除。
值得一提的是，本实施例并未于材料层310(待蚀刻层)上另形成一层掩模层，而是直接在材料层310(待蚀刻层)中先形成多个开口315，接着于材料层310侧壁形成间隙壁320，之后再填入材料层330。此种方式，也可以应用于上一实施例。也就是说，图2A中的材料层230(作为掩模层之用)，可以视需要选择性地设置，而将图2B中的图案化光致抗蚀剂层232设置于待蚀刻层220上，于待蚀刻层220中形成开口。至于后续填入开口中的材料层，优选是与待蚀刻层220具有相同材料的材料(参照图3E～图3F)。本领域技术人员当可知其应用，于此不再赘述。
图3G与图3H，其为绘示本发明另一实施例的一种图案的制造流剖面图。
请参照图3G，本实施例与上一实施例的不同在于形成材料层310之前，先于内层介电层305上形成了一层待蚀刻层308。至于其它与上一实施例相对应的膜层，便以相同的元件符号说明之。待蚀刻层308例如是一层导体层，可用来制作导线。待蚀刻层308的材料例如是包括掺杂多晶硅，如铜、铝、钨的金属，如硅化钛、硅化镍、硅化钨的金属硅化物或是金属/金属硅化物的复合物等导体材料，待蚀刻层308的形成方法例如是依照其材料而为化学气相沉积法或是物理气相沉积法。配合待蚀刻层308的材料与作用，材料层310于本实施例中例如是作为阻障层之用。材料层310应选择蚀刻速率低于待蚀刻层308的材料，以利于后续作为待蚀刻层308的蚀刻掩模。材料层310的材料例如是钛/氮化钛或者是氮化硅等适当材料。图3G中的间隙壁320的形成方法与材料与图3E中的间隙壁320相同，于此不再赘述。须注意的是，由上述实施例的图3D与图3E的说明中可知，间隙壁320应选择与材料层310、330不同的材料。
继而，请参照图3H，移除间隙壁320。然后，以材料层310、330为蚀刻掩模，移除暴露出来的待蚀刻层308，而于待蚀刻层308中形成开口350。移除间隙壁320的方法例如是干式蚀刻法。移除暴露出来的待蚀刻层308的方法例如是各向异性蚀刻法。所形成的开口340的宽度340a与间隙壁320的宽度320a相同，其中图案化之后的待蚀刻层308即为完成的导线。
上述实施例中，除了同样能够达成缩小线宽的功效，还可以通过材料层310、330的设置，保护待蚀刻层308表面的品质，进一步提升元件的可靠度与稳定度。
综上所述，本发明利用间隙壁的形成与移除，可以克服目前光刻工艺分辨率的限制，而达到原本需应用下一代(generation)的机器才能够完成的线宽。使得原本准确性要求很高的关键层(critical layer)，其工艺困难度可以降低。不但节省制造成本，达到缩小线宽的功效，还可以避免各膜层间的对准问题，进而提高元件的整体效能与可靠度。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当权利要求所界定者为准。