采用各向异性湿法刻蚀的宽展沟槽的方法 背景
1.技术领域
本内容涉及半导体的加工，更具体而言，它是采用各向异性湿法刻蚀处理对半导体存储器形成瓶形沟槽电容器的方法。
2.相关技术描述
基于深沟槽的存储器器件的扩展能力受到深沟槽电容的限制。因为能在深沟槽内储存的电容同深沟槽的表面面积有着线性函数的关系，大沟槽的形成是有利的。但是，将深沟槽扩宽对半导体芯片的布局面积有着大的影响。
曾试图增大在深沟槽内形成的绝缘套环下的深沟槽的表面面积。就可用面积而言，绝缘套环下的区域不像在深沟槽上部那样受到限制。为了扩展套环下面的区域，可采用各向同性硅反应离子刻蚀(RIE)处理。RIE处理是在绝缘套环下面将硅基片切沟槽以增大表面面积。RIE处理有着许多缺点。这些缺点包括：
1.对氧化物缺乏选择性。采用反应离子刻蚀处理，其绝缘套环同样被刻蚀，因而减小了绝缘套环的厚度。例如，该绝缘套环为LOCOS氧化物或沉积的氧化物。当这种氧化物变薄时，出现垂直漏电流。
2.处理昂贵。由于需要对单个薄膜进行处理，RIE的工具昂贵而其产出却低。
3.间接损伤。RIE处理将在被刻蚀的区域留下聚合物的沉积，因而对元件的性能有不利的影响。RIE处理可引起刻蚀区的表面面积的损伤，并且在刻蚀区内形成不希望地边坑。
因此，需要有一种改进方法用于增大深沟槽电容器表面面积的方法。而且，这种方法应该更为经济。
发明概述
根据本发明，用于宽展沟槽的方法包括以下步骤，在基片内形成沟槽，用刻蚀剂刻蚀表面以达到基本上清除沟槽内表面上的天然氧化物(产生载氢表面)而将沟槽内表面备好，然后各向异性地对沟槽的表面刻蚀而将沟槽扩展。
用于对半导体器件形成扩展深沟槽的方法包括以下步骤，在基片内形成沟槽，在沟槽的上部形成套环，用下面方法对套环部分的沟槽下部各向异性刻蚀：在沟槽的下部通过提供一种载氢表面而使沟槽下部表面准备好，然后将碱性溶液将沟槽的下部进行湿法刻蚀以使沟槽扩展。
对半导体器件形成扩展深沟槽的另一种方法包括以下步骤：在单晶硅基片内形成沟槽，在沟槽的上部形成氧化物套环，用氟化氢刻蚀表面以便将沟槽的下部表面准备好，该备好的表面在该沟槽的下部上提供一种载氢表面，然后用氢氧化铵刻蚀剂各向异性地对被刻蚀至该套环部分的沟槽的下部进行湿法刻蚀以将该沟槽扩展至该沟槽下部内的基片的结晶表面。
在另一种实施方案中，准备沟槽内表面的步骤可以包括用氟化氢刻蚀表面而将表面备好的步骤。各向异性地湿法刻蚀沟槽以便将该沟槽扩展的步骤可以包括采用氢氧化铵各向异性地刻蚀沟槽的步骤。各向异性地湿法刻蚀扩展的步骤包括在温度大约10℃至大约80℃之间的各向异性湿法刻蚀沟槽的步骤。各向异性湿法刻蚀宽展沟槽方法可进一步包括批处理各向异性湿法刻蚀沟槽的步骤。各向异性湿法刻蚀方法最好形成长方形沟槽。其基片最好包括单晶硅，而各向异性湿法刻蚀方法可包括按照基片的结晶表面从沟槽上移去硅的步骤。该各向异性湿法刻蚀优先形成长方形沟槽，而移走硅的步骤可以包括将沟槽的表面向(110)表面扩展的步骤。更可取的是这种刻蚀法提供比传统刻蚀方法更为平滑的表面。例如，在沟槽的整个深度范围内其表面的平整性为15nm或低于15nm。在各向异性刻蚀之前或各向异性刻蚀之后可以包括形成埋入式平板电极的步骤。该湿法刻蚀方法在基片和套环之间最好具有选择比例大于1000∶1。就对RIE处理的整个表面粗糙度而言，本发明同样改善了硅基片表面的表面平整度。
结合附图，通过以下对演示性实施方案的详细描述本发明的所有这些和其他的目标，特点和优点将变得更为明显。
附图简述
参照附图本说明将详细介绍其优先实施方案：
图1是传统的半导体器件的剖视图，它具有按本发明处理后形成的沟槽；
图2是图1的半导体器件的剖视图，它具有按本发明处理采用掺杂物源层而形成的埋入式平板电极；
图3是图2的半导体器件的剖视图，它具有按本发明处理后形成的埋入式平板电极；
图4是图3的半导体器件的剖视图，它具有按本发明处理后为套环的形成而制备沟槽时所形成的电介质层；
图5是一种半导体器件剖视图，示出按本发明处理为形成埋入带而采用的另一种方法中的掺杂物堆积；
图6是图5的半导体器件的剖视图，示出按本发明处理而形成的埋入带和套环；
图7是图4或图6的半导体器件的剖视图，示出按本发明所制备的沟槽的下部；
图8是图7的半导体器件的剖视图，示出按本发明各向异性湿法刻蚀后的沟槽的下部；
图9是一种半导体器件剖视图，示出按本发明处理并沿屏障层排列和用抗腐剂填充的沟槽的下部；
图10是图9半导体器件的剖视图，示出按本发明制备的沟槽的下部；
图11是图10半导体器件的剖视图，示出按本发明在各向异性湿法刻蚀后的沟槽的下部；
图12是图11半导体器件的剖视图，示出按本发明注气形成埋入带后的沟槽的下部；
图13是半导体基片的剖视图，示出按现有技术形成的沟槽；
图14是图13半导体基片的顶视图，示出按现有技术形成的沟槽；
图15是图13和图14的剖视图，示出按本发明用各向异性湿法刻蚀将在沟槽内形成的套环下面的沟槽扩展后的沟槽；和
图16是沿图15剖线16-16的剖视图，示出按本发明的长方形沟槽剖面和用于(110)基片晶体表面的加工指数；和
图17是半导体基片剖视图，示出按本发明沿沟槽整个深度各向异性湿法刻蚀后所得到的扩展沟槽。
优先实施方案详细描述
本发明涉及半导体加工，更具体而言，是涉及对半导体存储器采用各向异性湿法刻蚀处理以形成瓶状沟槽电容器的步骤。为了增大深沟槽存储器件单个储存单元的电容，需要将深沟槽扩展以增大表面面积。可以采用反应离子刻蚀(RIE)处理形成瓶状沟槽，但是受制于高成本单薄片处理，由于这种处理而导致的聚合物残留，表面粗糙以及对LOCOS套环氧化物缺乏选择性等诸因素。
为克服这些缺点，本发明包括一种碱性(pH值大于7)化学湿法刻蚀，它可以在批槽处理内进行。本发明的方法有利于选择刻蚀的氧化物和氮化物，并且使要刻蚀的表面光滑。本发明也有利于产生长方形深沟槽，这种沟槽同形成圆形沟槽的RIE处理相比增大了沟槽的表面面积。
参照附图，在全部视图中采用标号识别类似或相同的部件。首先参照附图1，存储器件100包括基片102，它具有在其基片上形成的填充层101。存储器件100可以包括动态随机存取存储器(DRAM)，同步DRAM，静态DRAM和只读式存储器或其它存储积成电路。基片102最好是单晶硅基片，但也可以采用其他基片，例如，绝缘体基片上的硅。填充层101可以包括用于进一步加工存储器件100的不同材料层。在一种优先实施方案中，填充层101包括氧化物层104和氮化物层106。将硬屏蔽层108沉积到填充层101之上。硬屏蔽层108是模仿本专业领域技术人员均熟悉的平板印刷技术。例如，可将抗腐层沉积在硬盖层108上，让其暴露并在将要形成沟槽的位置生成开口孔。沟槽110的形成最好采用各向异性刻蚀，如反应离子刻蚀(RIE)来实现。沟槽110被刻蚀入基片102。
在另一种实施方案中，是根据本发明像以下描述的那样利用液体各向异性刻蚀处理将沟槽110拓宽。在这种实施方案中，采用硬屏蔽层108或等效物对沟槽定位，然后在沟槽110形成之后用湿法刻蚀处理将整个沟槽拓宽(见图17)。
可以理解，根据本发明其埋入平板可在宽展沟槽之前或在宽展沟槽之后形成。参照图2，可以采用在宽展沟槽之前形成埋入平板112(图3)的步骤。在移去硬屏蔽层108之后，可以优先将沟槽110沿砷硅酸盐(ACG)层111排列(也可以采用其他的掺杂源)，硅酸盐作为掺杂源用于形成埋入平板112。可以在ASG层上形成抗腐层103(或等效层)以填充沟槽110。将抗腐层103刻蚀，并将ASG 111这样刻蚀使之ASG层111仅在下部沿沟槽110排列。然后将抗腐层103移去。
参照图3，埋入平板112的形成是通过将器件100退火驱使掺杂物从ASG层112进入基片102完成的。埋入平板112的功能是作为沟槽电容器中两个电容器电极之一。然后将ASG层111移去。
参照图4，氮化物的沉积其最佳厚度约为50A。将抗腐材料(未示出)沉积在沟槽110内，然后切沟槽以标记在下面方法中将要形成的套环的位置。将层的暴露部分119移去，然后将残留的抗腐材料从沟槽110移去。在沟槽110的上部形成套环116。基片102上套环116的形成最好是通过将基片102内的硅氧化处理(例如硅的局部氧化(LOCOS))而实现。层119，最好是氮化物，用于保护沟槽110上部免这种氧化(因为氮化物作为一种屏障)。也可以采用其它的处理形成套环116。例如，可以采用TEOS沉积处理。形成套环116是防止在操作中将沟槽电容器放电而产生的寄生漏电。然后将对套环116部分的剩余层119移去。可以将套环116退火以加大氧化物材料的密度。
参照图5，在宽展沟槽之前可以采用形成埋入平板112(图6)的自对准方法。在移去硬屏蔽层108(图1)之后，沟槽110可以沿砷硅酸盐玻璃(ASG)/TEOS堆积层105排列，此处ASG/TEOS作为掺杂源以形成埋入平板112(图6)。在ASG层(或其他掺杂源材料)上可形成薄TEOS层(或等效层)以形成堆积层105。然后将氮化物衬层沉积，并且用抗腐材料121将沟槽110填充。将抗腐层121刻蚀以划定在下面方法中将要形成的套环下部。然后将堆积层105和层107从套环将要形成的划定的下部移去。将抗腐层121移去。
参照图6，通过氧化器件110将掺杂物从堆积层105的ASG驱入基片102以形成埋入平板112和套环116。埋入平板112的功能是当作沟槽电容器内所采用的两个电容器电极之一。如图5中所述，ASG/TEOS氮化物层沿沟槽110排列。氮化物材料层107的形成是防止沟槽110内的基片102的表面在套环形成过程中被氧化。在沟槽110的上部形成套环116。基片102上的套环116的形成最好是通过将基片102内的硅氧化(LOCOS)而实现。因为氮化物作为一种屏障，层107防止沟槽110的下部受到这种氧化。也可以采用其他的处理来形成套环116。例如，可以采用TEOS沉积处理。形成套环116是防止操作中将沟槽电容器放电而产生寄生漏电。将对套环116部分的堆积层105和层107的剩余部分移去。可以将套环116退火以增大氧化物材料密度。
参照图7，在宽展沟槽之前形成埋入平板112的两种可选途径(图4和图6)提供了图7的结构。套环116保护沟槽110的上部。然后按照本发明对沟槽110的下部进行处理。在根据本发明进行各向异性湿法刻蚀之前优先进行预处理。预处理可采用从表面120移去天然氧化物的湿法刻蚀，干法刻蚀或其它处理工艺。在一种优先实施方案中，采用稀释氟化氢(200∶1)湿法刻蚀表面120作为预处理法为下面处理备好表面。预处理方法可包括其他处理，例如像蒸汽刻蚀或H2烘干。预处理后产生载氢表面。通过HF和Si反应，氢原子留在表面120。HF预处理的时间最好为大约60秒至大约180秒(水与HF的比例为200∶1)，但是也可以采用其他的时间和浓度，取决于设计和环境。只要能提供载氢硅表面，也可以考虑采用其他预处理方法。如果能结合其他的处理方法将天然氧化物移去，则在某些情形下可省去这种预处理。
参照图8，预处理之后紧随各向异性刻蚀处理。采用湿法刻蚀剂各向异性地将基片102的硅刻蚀掉。湿法刻蚀剂最好采用碱性溶液。虽然其他的优先溶液可包括氢氧化钾或其他碱，即pH值大于7的溶液，但在一种优先实施方案中，采用氢氧化铵(NH4OH)作为刻蚀剂(NH4OH可在水中稀释，例如水对NH4OH的比例为180∶1)。由于用预处理产生的载氢表面，刻蚀处理将变得更加均匀。虽然根据环境不同可采用其他温度条件，但刻蚀的最好温度为大约10℃至大约80℃之间。根据所要求的刻蚀量大小，温度条件和刻蚀剂的浓度，湿法刻蚀处理的时间可在大约60秒至大约300秒之间。如果采用氢氧化铵，则相对于套环116，其选择性可达到大于1000∶1。
基片102的结晶方向对刻蚀处理产生有益的影响。在一种实施方案中，硅表面(100)的刻蚀比硅表面(110)要快。这一点是有利的，因为可以让(110)表面朝向希望沟槽110较少扩展的方向，例如，在方向上朝另外沟槽扩展。另外，由于采用湿法刻蚀处理，得到较低的表面粗糙度和较高的表面平整度。例如，采用湿法刻蚀处理，在沟槽的整个深度范围内(例如，6μm或更深)其表面平整可降至15nm以下，最好的可达4nm。其他的表面特点也可以受益于本发明。这就极大地改善了用传统的RIE处理所获得的大约20nm的表面平整度。
根据对设计最为有利的扩展刻蚀率，将沟槽110定向于硅晶体的方向。根据本发明，可以调节埋入平板112内刻蚀剂的密度以影响该刻蚀处理的刻蚀率。此外，因为晶体的方向影响刻蚀率，所以得到沟槽110的长方形下部125。这就使沟槽110的面积增大大约80％或更多。同时，本发明的刻蚀处理基本上使套环116不会接触刻蚀处理。而且，该湿法刻蚀处理使本身可实施高产出的批处理和采用廉价化学剂。
在沟槽110扩展之后，将氮化物电解质沉积给沟槽110表面加固，利用本专业领域技术人员所熟知的方法在沟槽110内形成存储节点(未示出)。形成存储节点的最好方法是将多晶硅沉积在沟槽110内。这可以分步或在一次处理中完成。
参照图9，在各向异性湿法刻蚀处理宽展沟槽之后用本发明的另一种方法形成埋入平板。在提供图1中的结构之后，将氮化物加固剂114沉积在沟槽110内。在沟槽110内形成抗腐层130，然后在下步中将要形成绝缘套环的部位切沟槽。切沟槽抗腐层130使氮化物加固层114暴露。然后用湿法刻蚀处理优先将氮化物加固层的暴露部分移去。
参照图10，在沟槽110的上部形成套环116。套环116在基片102上的形成最好是采用将基片102的硅氧化(LOCOS)而完成。加固层114(图9)保护沟槽110的下部使之不受到这种氧化，因为此时氮化物当作一种屏障。然后将对套环116部分的加固层114的剩余部分移去。可将套环116退火以增大氧化物材料的密度。利用参照图7所描述的预处理方法可将表面131备好。
参照图11，进行各向异性湿法刻蚀处理以扩展在套环116下面的沟槽110的下部127，此处的各向异性湿法刻蚀处理可以包括上面参照图7所描述过的预处理方法和刻蚀方法。
参照图12，因为埋入平板不是在湿法刻蚀之前形成，所以埋入平板的形成是用气体注入方法。气体注入以气体形式提供掺杂物，这些掺杂物吸收到被暴露的表面基片102并向基片内扩散以形成埋入平板112。气体注入可包括砷或其他掺杂物，这些掺杂物包含在导入沟槽110之内的热气中。
在埋入平板112形成之后，将氮化物介质沉积以将沟槽110表面加固，利用本专业领域技术人员所熟知的方法在沟槽110内形成存储节点(未示出)。形成存储节点的最好方法是将多晶硅沉积在沟槽110内。这可以分步或在一次处理中完成。
参照图13和图14，这是硅半导体基片200的剖视图。基片200包括按现有技术形成的沟槽202。沟槽202代表用传统方法已经形成的沟槽并且按照本发明进行了扩展。如图14所示，深沟槽通常具有圆状，110结晶表面像图14中所表明的那样在垂直和水平方向扩展。
参照图15，沟槽202(图13和图14)包括在套环208下面被拓宽或扩展的部分。在一种展示性实施方案中，如“D”所标示，可将沟槽202的下部206侧面切沟槽超出套环208多至大约50nm。也可以考虑其他的尺寸。
参照图16，它是沿图15剖线16-16所得到的基片200的剖视图。沟槽202的扩展部分为长方形。图中示明了(110)的晶体表面。由于本发明的湿法刻蚀处理的各向异性性质，所以结晶表面都以高于(110)晶体表面扩展的速度向外扩展。例如，根据本发明的湿法刻蚀处理对(100)表面的刻蚀比对(110)表面的刻蚀快，从而提供了所示的长方形。一旦得到相应于(110)表面的长方形，在保持长方形的同时，可对(110)表面以较慢的速度继续进行刻蚀。沟槽的长度和宽度有利于对齐(110)表面，而圆状沟槽有利于扩展到(110)表面。
参照图17，采用本发明的液体各向异性刻蚀处理也可以将沟槽202(图13和14)沿整个深度“T”加以扩展。因此在基片200内形成被扩展的沟槽210。
虽然描述了几种不同的演示性实施方案，但本发明并不局限于这些实例。也可以采用其他的处理和材料。例如，绝缘套环可以用不同的处理形成或从不同的化合物，例如TEOS，制做。而且，本发明不限于深沟槽，也可以应用到拓宽基片内形成的任何沟槽。同时，可以将HF和NH4OH按不同的结合而用作刻蚀剂，也可以用其他材料替代或者将HF和NH4OH同其他刻蚀剂或化合物相结合而用作刻蚀剂。
本发明提供各向异性湿法刻蚀以形成瓶状沟槽或将沟槽拓宽，它具有至少如下优点：
1.对氧化物和氮化物有高的选择性，不会使套环变薄。
2.处理成本低廉：高产出的液体批量处理和采用的廉价化合物。
3.较高的存储电容：所形成的长方形沟槽具有比同样深度的圆形沟槽更高的电容。
4.低的表面粗糙度：由于刻蚀的各向异性性，只有一个结晶的方位被准备，它提供平滑的表面，表面平整度好于15nm。
已经描述了一种用各向异性湿法刻蚀宽展沟槽方法的几种优先实施方案(用作展示而非限制)，请注意，本专业领域的技术人员可以根据上面技术进行修改和变更。因此，不用说，可以对公开的本发明的特殊实施方案加以改变，但是这些改变都是在本文附录的权利要求所规定的本发明的范围和原则之内。在详细描述了本专利之后，同时按照专利法的要求，在附加的权利要求中将提出权利要求和希望受专利证保护的内容。