半导体晶片处理过程中消除晶片电弧的方法与装置 本发明涉及一种处理半导体晶片的方法与装置。
一种在半导体晶片处理工序中可降低芯片合格率的现象就是电弧的发生，这种电弧也称之为微电弧或微弧(microarcing)。一般地，在晶片处理过程中，电弧跨过半导体晶片的表面发生，特别集中发生于材料缺陷处，如晶片的裂纹，或具有突出特征之处，这些都是在前道处理工序中产生的，如台面元件等。当电弧发生时，晶片的局部或整体就无可挽回地毁坏了。
本发明的目的是减少或消除半导体晶片处理时跨过晶片的电弧。
本发明描述一种用于消除或大量减少发生于半导体晶片或衬底上的电弧或介电击穿的方法与装置。本发明采用一个吸盘，优选一个静电吸盘，在适当范围内控制加到晶片上的静电吸附电压，以便使电弧或介电击穿大量减少或消除。这种控制可以随着各工序工艺参数的变化而动态改变。而且，仅仅作为一个例子，本发明对于含有高介电常数薄膜的晶片或含有铁电材料薄膜的晶片具有特殊的意义。但是，本发明对于蚀刻各种类型的在电弧同样可以造成麻烦地场合的标准和常规薄膜也十分有用。
特别是，在等离子体反应室内蚀刻时，本装置与方法对减少或消除电弧或介电击穿尤其有用。
此外，本发明中含有一个处理半导体晶片用的反应器，该反应器包括一个反应室和一个吸盘，优选为静电吸盘，该吸盘承载待处理晶片。反应器包括一个连接反应室的电源，蚀刻晶片时，该电源能够在晶片邻近等离子体的表面产生第一个电压。本发明还有一个控制机构，其控制静电吸盘加到晶片上的第二个电压，以便在蚀刻时将晶片固定在吸盘上。控制机构能调节第二电压，以使第一电压和第二电压之差，换言之，跨过晶片的电势保持低于阈值电压，以减少跨过晶片的电弧。如果需要，在晶片制作全部过程中都可以对这一电势进行动态调节。
因此，本发明的一个方面包括对加到与静电吸盘接触的晶片表面的电压控制的装置，以降低所加吸附电压与加到晶片另一面的电压之差，而此另一面与，例如，蚀刻反应器内产生的等离子体相接触。
本发明的方法之一包括把半导体晶片送入反应器，并放置在静电吸盘上，以及在反应器内产生等离子体等工序。这种方法还包括控制跨过晶片的电压，以将电弧减至最小。
在本发明的一个方面中，控制步骤包括控制晶片与等离子体接触的第一面电压和与静电吸盘接触的晶片第二面电压之间的压差。
在本发明的另一方面中，用一个高频电源和一个低频电源的至少之一产生等离子体。
在本发明的再一个方面包括，高频电源和低频电源都加到吸盘上。
在本发明的又一方面，所述方法包括对衬底上的高介电常数薄膜与衬底上的铁电材料薄膜之一进行半导体处理工序。
因此可以知道，本发明对减少或消除通过晶片的电弧十分有效，尤其是带有高介电常数薄膜或铁电材料薄膜的晶片。本发明对提高芯片合格率十分有益。
图1是本发明的反应器的一个实施例的示意图，该反应器用于实施本发明中的方法。
图2描述放置在图1所示的本发明的静电吸盘的实施例上的晶片放大的示意图。
图3表示本发明的一个实施例中控制器的阶跃函数。
采用图2所示的静电吸盘一类的吸盘机构，本发明的方法可在一个蚀刻反应器，例如图1所示的本发明的蚀刻反应器中实施。在本领域中公知，静电吸盘施加静电引力，将晶片固定在所说吸盘上。可以理解的是，其它反应器，包括但不局限于其它蚀刻反应器和其它吸盘结构均可使用，且不超出本发明的范围和概念。例如，对机械吸盘进行改进，使其对晶片施加电势。
图1中用编号20表示的蚀刻反应器是一个三电极反应器。蚀刻装置20包括外壳22和蚀刻反应室24。一片晶片26放置在底部电极28上。反应室24还包括周边电极30和顶部电极32。在一个优选实施例中，侧面周边电极30可以接地或作为反应室24中产生的等离子体的结果允许加一个浮动电压。顶部电极32一般接地。在典型应用中，周边电极30与顶部电极32均接地，如图1所示。
两个交流电源，第一电源34和第二电源36通过由匹配网络和混频器(或组合器，combiner)组成的适配电路38与底部电极28相联。此外，控制器40控制第一和第二交流电源34和36的振荡波形。典型地，第一电源34工作在千赫波段，最佳推荐值为约450KHz，典型工作频段低于500KHz。第二电源36工作在兆赫波段，典型工作值大约为13.56MHz，尽管高于约1MHz的其它频率还有13.56MHz的倍数的频率可在本发明中应用。本例中第一电源34的功率最好为200W，第二电源36的功率最好为500W。在蚀刻工艺中按要求低频KHz电源功率可以达到500W周期峰值，高频MHz电源可高达1150W。离子能量朝千赫波段而增加，离子密度朝兆赫波段而增加。此外，反应器20还带有进气头42和排气口44。
装在底部电极28上的吸盘48是一个静电吸盘。静电吸盘在工业上是众所周知的。这一静电吸盘有一个静电吸附电极50，优选由电源52加给该电极一个直流电压。在本优选实施例中，控制器40可以动态(可实时改变工艺条件，如改变加到电极上的输入功率)控制电源52加到静电吸附电极50上的电压。这一控制依赖于，例如，其它一个或多个电源的斜波与周期。
在本具体实施例中，晶片26含有一层由高介电常数材料或铁电材料构成的薄膜54。但是可以理解的是，本发明可以在任何电弧可能造成麻烦的工艺条件下成功地处理任何薄膜。
应当知道的是，以上发明的结构可以进行如下改良，即，除了在电极28加了一个电源之外，如需要，还可在电极30和/或32上加一个或多个电源。而且还应理解，本发明可以之用一个单独的电源为下电极28供电。此外，还应当知道的是，该电极均可用于构成电容性耦合反应器或电感性耦合反应器。
当晶片在等离子体中进行蚀刻时，晶片上表面56(图2)的电位假定为等离子体电位的时间平均负电位。时间平均负电位或直流电位(通常称之为“直流偏压”Vdc)通常与等离子体条件和加到晶片的高低频电源有关。在此具体情况中，由于衬底上存在高介电常数薄膜和/或铁电材料薄膜，晶片26的下表面58与上表面56绝缘。晶片下表面58的直流电位基本上由吸盘48的吸附电压确定。例如，在应用静电吸附电压的情况下，晶片下表面58的直流电位受吸附电压(VESC)的极大的影响。例如，在有代表性的蚀刻工艺中，Vdc可达例如-1000V，而VESC为例如-700V。电压差为(-1000V)-(-700V)，即，-300V。负电压差越小越不可能产生电弧。换言之，Vdc-VESC的绝对值越小越不可能产生电弧。应当知道的是，电弧在-200V或更小的负电压值时就可能产生，但通常发生在-300V，当然，在更大的负电压之下更可能发生。
对于纯机械卡具系统，晶片下表面电位常常不作很好的控制，并使其值在0到晶片上表面电位之间。因此，由于晶片上下表面之间高介电常数薄膜和/或铁电材料薄膜的存在，两表面之间可能存在一个电位差。晶片上下表面之间的电位差(通过高介电常数材料薄膜和/或铁电材料薄膜)可能非常高(数百伏)，尤其当使用的是高介电常数材料如锶铋钽系陶瓷(Y-1)时。
另一种可从本发明中受益的高介电常数薄膜材料为锆钛酸铅(PZT)。
晶片上下表面之间的直流电位差可产生非常高的电场，尤其通过较薄的介电薄膜或材料缺陷。这一电场的数值可能远远超过电介质的击穿场强而导致击穿。
业已发现，Y1薄膜在生成时可能造成材料缺陷，此缺陷在介电薄膜上形成了“裂纹”，此处的介电薄膜非常薄。电介质的击穿发生在“裂纹”区域，导致晶片上表面发生电弧。
当ESC电位，即，VESC设置在接近晶片上表面电位值时，介电薄膜或铁电薄膜材料上的电位差以及电场得到很大程度上的降低。这样就避免了和/或在很大程度上减少了蚀刻中的晶片上起弧点的电弧数目及物理尺寸。
因此，可以调节静电吸附电压，以消除或在很大程度上减少电弧或介电击穿，而这种现象例如发生在带有高介电常数材料和/或铁电材料薄膜的衬底在等离子体中进行蚀刻时。
本发明使用静电吸盘，在含有高介电常数材料或铁电材料薄膜的衬底进行等离子体蚀刻时消除或在很大程度上减少电弧或介电击穿。尽管静电吸盘在固定衬底而无须接触其上表面等实践中已广泛应用，但静电吸盘的电位从未被用作控制电弧或介电击穿发生的“钥匙”。
图3表示令人惊奇的阶跃函数，从兆赫电源36低于大约900W时基本上没有电弧或微电弧，越升至在高于大约900W出现破坏性电弧。因此，电弧随着兆赫电源的功率而增加，也随着Vdc-VESC的差而增加。此外，增加千赫电源功率也可导致电弧的发生。因此，本发明包括对控制器40编程，以保证VESC适当设置，以使蚀刻操作时将Vdc-VESC之差动态地保持在所需范围内，低于起弧阈值电压，而与电源34或36的工作状态无关。因此，当交流电源斜波(ramped)与周期变化时，控制器40都能保持VESC与Vdc-VESC之差低于适当的阈值电压，以减少或避免电弧。
因此，本发明在成功蚀刻如高介电常数材料和铁电材料一类的夹层薄膜方面十分有效。可以清楚的是，本发明通过减少或消除破坏晶片局部或整体的电弧提高芯片合格率。
本发明的其它特点、方面和目的可从参阅附图与权利要求书中获得。
应当理解的是，本发明中的其它实施例可以发展并且不超出本发明的概念和范围。