用于半导体芯片进行集成电路布局的记号设计的方法 【技术领域】
本发明有关于一种集成电路中套准记号(Overlay mark)布局的方法，特别适用于有多层间同时对准要求的半导体集成电路(如DRAM)的布局(Layout)设计。
背景技术
近年来，由于半导体集成电路制造设备的改进，以及半导体材料与制程的快速发展，不但迅速地更新了半导体制程技术，也使得半导体集成电路产品日新又新。这些新式技术的发展，除了使相关的公司生产成本降低，且更具竞争性外，所衍生出的电子化产品，更由于具备较佳的操作功能，亦能够有效地改善人类的生活品质。
而在众多集成电路的制程技术中，集成电路的布局是相当关键的技术，而微影制程更是实践电路布局的技术手段之一，因所涉及到的线路图案的移转技术亦相当困难。而在传统地电路布局技术中，在电路布局图上的套准记号设计(Overlay MarkDesign)技术亦是重要而不可或缺的技术。
如图1中所示，过去传统的做法是将：每个电路布局图会在第一层(1stLayer)印下一个外部套准标记(位置一)，然后在印制第二层时在同一位置(位置一)印下一个内部套准标记与之对准，同时在另一位置(位置二)印下一个外部套准标记。之后，在印制第三层时在位置二印下一个内部套准标记以对准第二层(在位置二)所印下的外部套准标记确认第三层同时对准第二层以对准。
然而，某些特殊产品要求某一层对准之前二层
(X/Y方向对准第一层，Y/X方向对准第二层)，按传统的做法，需要在第一层(1stLayer)印下二个外部套准标记(位置一，三)，然后后在印制第二层时在位置一印下一个内部套准标记与之对准，同时在另一位置(位置二)印下一个外部套准标记。最后第三层须在一，三位置同时印下二个内部套准标记分别与第一，二层对准，如图2所示。
不过，而前述的方式，第三层的套准准需要测量两次。且无法有效计算第三层与前两层套准的各式偏差参数，例如：半导体芯片的旋转程度(Wafer Rotation)，非直角性(Non-Orthogonality)，不对称放大率(Asymmetric Magnification)，瞄准旋转(Shot Rotation)，瞄准不对称放大(Shot Asymmetric Magnification)参数等。故会影响集成电路的设计，造成生产(Yield)良率下降，严重地影响产品，亦会增加半导体晶圆厂(Fab)的制造成本。
上述问题对于半导体晶圆制造厂的制造流程亦形成了相当大的困扰，亟待有效方法处理，积极快速地改善集成电路布局制程。
【发明内容】
鉴于上述所提出的制造缺点，本发明是有关于一种半导体芯片的电路布局设计方法，特别是一种于半导体芯片进行集成电路布局(Layout)的记号设计(MarkDesign)的方法的方法。
本发明的一个目的，在于提高电路布局的精准度，使得半导体芯片加工制程更具弹性及竞争性。
根据以上所述的目的，本发明配合工业化的经济效果，有较快的生产速度，故可省下制程时间以达到节省成本的目的。
因此，综合以上的发明目的，本发明的一种于半导体芯片进行集成电路布局(Layout)的记号设计(Mark Design)的方法，至少包含：
首先在第一层形成第一双外部套准记号条(Outer Bar)。
而后在第二层形成第二双外部套准记号且第二双外部套准记号与第一双外部套准记号互形成直角，互相大略围成几何平面。
最后在第三层形成内部套准记号条于几何平面内，藉以达到于半导体集成电路中进行多层对准的目的。
为让本发明的上述说明与其他目的，特征和优点更能明显易懂，下文特列出较佳实施例并配合附图，作详细说明。
【附图说明】
图1显示了已知技术中的基本设计方式图；
图2显示了已知技术中对特殊产品的流程图；
图3为本发明实施例的步骤操作流程示意图；
图4为本发明的实施例；及
图5为本发明的测试结果。
【具体实施方式】
以下是本发明的详尽描述，且本发明的描述会配合一示范方法做参考。所使用的较佳方法会于随后讨论，而本发明的一些应用和优点亦会在随后进行描述。
此外，虽然本发明以一个实施例来教导，但这些描述不会限制本发明的范围或应用(列如：前层可以印制内部套准记号条而由后层印制外部套准记号条；三层所印的套准记号形状可以包括各式各样的形状)。而且，虽然这些例子使用了，应该明了的是主要的部分可能以相关的部分取代。因此，本发明的装置不会限制方法的说明。这些装置包括证明本发明和呈现的较佳实施例的实用性和应用性。且即使本发系藉由举例的方式以及举出一个较佳实施例来描述，但是本发明并不限定于所举出的实施例。此外，凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均包含在本发明的申请专利范围内。应以最广之定义来解释本发明的范围，藉以包含所有这些修饰与类似结构。
本发明是一种于半导体芯片上进行集成电路布局(Layout)的记号设计(MarkDesign)的方法，包含了如图3标记所示的三个步骤：分别是标记31的形成第一双第一外部套准标记，标记32的形成第二双第二外部套准标记与标记33的形成内部套准标记。
如图3所示，首先形成第一双外部套准标记(Outer Bar)，由图中可看出第一双外部套准标记在第一层上。再形成第二双外部套准记号条于第一平面之一外侧，且第二双外部套准记号条与第一双外部套准记号条相互形成直角，互相大略围成几何平面，而几何平面约成四边形状。
而如图3所示，将由第三层形成的内部套准记号条于前述的几何平面内，藉以达到于半导体中多层对准(multiple layer overlay measurement)的方法。与传统技术相比，本发明所需进行的量测次数仅需一次，且实施起来相当简单容易。而实施发明的技术手段仅是在光罩上设计所需的内外部套准标记。
如图4所示为本发明实施例，图5所示为此实例的测试结果。而各式数据皆显示本发明具有相当大的产业上有效结果，如层与层间对准误差中的非对称性放大(Asymmetric Magnification)、非对称性旋转(Asymmetric Rotation)等所显示的参数数据部分，都较传统技术(必须中合两次测量的结果)有较良好的效果。
在各种微影技术中，光学微影技术(Lithography)为目前集成电路制程中可将电路布局具体实现的主流技术。且其应用光源经过光罩的投射技术，以及光阻技术的搭配，除了产生所需的半导体之外，亦可以使半导体产能(throughput)大幅提升。且随着IC产业的快速发展，制程所使用的线宽也愈来愈小。在缩小线宽的过程中，其中很重要的一环在于曝光与显影。由Rayleigh公式可知，R为理论上可得到的最小线宽，也就是解析度，或者可以用工业界所熟悉的CD(Critical Dimension)来表示。k1为与光阻相关的常数，λ为曝光波长，NA则为曝光机台之数值孔径(Numerical Aperature)。为达到缩小线宽的目的可由缩小k1、λ或增大NA三方面着手。缩小k1可由光阻方面的进步或者由曝光技术的改良如OAI、PSM等先进的技术使k1值降低。而缩小曝光波长λ则为显而易见的改善方法，但是困难点在于曝光光源方面的考量以及光阻方面的配合程度。至于数值孔径NA则与曝光机台所使用的透镜大小有关。透镜越大则可收集到的光线越多，曝光所得的图形越不易失真，解析度也越高。但是透镜的制作除了受到研磨技术的影响之外，还因波长的缩短而有材料方面的其他考量。在曝光波长方面，目前已由365nm以汞灯作为光源的I-line世代转变为以Excimer Laser(KrF)为光源所产生248nm的DUV世代。由I-line转变为DUV时在光阻方面最大的改变为由PAC(Photo Acid Compound)变成PAG(Photo AcidGenerator)。主要的原因是DUV光源的光强度远较I-line光源的强度低。以正光阻为例，I-line光源因强度高，因此可将正光阻之长链打断，而使曝光区可被显影液所溶解。至于DUV光阻因曝光的能量低，所以必须使用化学放大型的光阻，也就是光阻经由光线照射后会产生少量的光酸(H+)。这些光酸经由曝光后的烘烤(PEB，Post Exposure Bake)使光酸连锁反应而达到与I-line的相同曝光效果。因此可知对于DUV光阻而言，PEB与PED(Post Exposure Delay，曝光后至烘烤前的时间延迟)的控制对曝光结果都有相当大的影响。
理论上，为使微影制程所得的图案解析度更佳，可使用短波长的光源或数值孔径较大的光学系统。但前者可能面临曝光机器的价格数倍增加或量产型机器尚未上市的问题，而后者则会导致聚焦深度(Depth of focus，DOF)太小，造成制程的稳定度不易控制。基于上述几个理由，为使解析度较佳，有必要由k1值的降低来加以解决。对于k1值的降低，一般可由光阻制程、曝光机台及光罩技术等三个方向来进行。
由于光阻合成的技术非常多，且其中所涉及的知识又涵盖物理、化学、材料、化工及机械等领域。但通常光阻的组成成份基本上可分为四种，分别为聚合物(polymer)、光敏感剂(photoactive compound，PAC)、添加剂(additive)及溶剂(solvent)等。一般正光阻其聚合物皆以Novolak树脂为主，此树脂的分子量分布、键结构造、单体型态及分子结构等，皆会影响到微影制程。
以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在下述的权利要求范围内。