跨导电容滤波器缩减面积的方法 【技术领域】
本发明有关于一跨导电容滤波器，特别指一缩小跨导一电容(gm-C)滤波器面积的方法。
背景技术
跨导器(transconductor)是一种电路，该电路的输入为一电压而输出为一电流。使用跨导器与电容的滤波器常被称之为gm-C滤波器，其中，gm是指跨导器的跨导值，C是指电容的电容值。
请参阅图1，图1为现有技术的gm-C滤波器单元10的方块图。gm-C滤波器单元10包含一具有gml跨导值的跨导器20，一电流加总单元14及一集成电容C1。其输入信号包含一正输入电压VIP与一负输入电压VIN，，而输出信号包含一正输出电压VOP与一负输出电压VON。
正输入电压VIP与负输入电压VIN地差为Vin，即Vin＝VIP-VIN。同样地，一正输出电压VOP与一负输出电压VON都从电流总和单元14输出。正输出电压VOP与负输出电压VON的差为Vout，即Vout＝VOP-VON。如方程式一所示，Vout比Vin的比值与跨导器20的跨导值gml成正比，且与电容的电容值C成反比。
VoutVin∝gmlC]]>(方程式一)
因此，滤波器的工作频率f3db将与跨导器20的跨导值gml成正比，且与电容的电容值C成反比。假如，电路应用在低频率，必须将gml/c的比值降低，则可减少跨导器20的跨导值gml或可增加电容C1的电容值C。
请参阅图2A，图2A为一公知配有NMOS晶体管的跨导器20的电路图。跨导器20包含第一与第二电流源22、24，而电流源22、24分别在节点A、B提供跨导器20电流。另外跨导器20亦包含一对晶体管N1、N2，而晶体管N1、N2的栅极分别由VIP与VIN控制。晶体管N1的源极与电流源22相连接于节点A，晶体管N2的源极则与电流源24相连接于节点B。一负输出电流IN在节点C从晶体管N1的漏极流动，一正输出电流IP则于节点D从晶体管N2的漏极流动。一般而言，晶体管N1、N2会使用相同的长宽，该比值可以用W/L表示。
跨导器20另包含一控制晶体管N3，该控制晶体管N3与晶体管N1的源极相连接于节点A，与晶体管N2的源极相连接于节点B。该控制晶体管N3有一由控制电压VCTL所控制的栅极。寄生电容CP1、CP2本来就存在于跨导器20，并在负输出电流IN与正输出电流IP产生一附加正相位，其中正负输出电流都从跨导器20输出。除此之外，输入电容值CI1及CI2与跨导器20也有所关联，这也是所有跨导器的特性之一。
请参阅图2B，图2B为显示图2A的跨导器20电流值的电路图。电流I从节点A经第一电流源22流至接地端(ground)，亦从节点B经第二电流源24流至接地端。从简易电流分析来看，控制晶体管N3可被视为一电阻，而该电阻有一从节点A流至节点B的电流I2。因此，有一I+I2电流会从节点C经晶体管N1至节点A。另一方面，另一I-I2电流则会从节点D经晶体管N2流至节点B。跨导体20的跨导值则为gmx。计算该跨导值gmx如方程式2所示
gmx=IP-INVIP-VIN]]> (方程式二)
因此，如方程式三所示，跨导值gmx等于电流IN与电流IP的差除ΔV。
gmx=(I-I2)-(I+I2)VIP-VIN=-2*12ΔV]]> (方程式三)
其中，ΔV代表VIP-VIN。
请参阅图2C，图2C公知配有PMOS晶体管的跨导器30的电路图。除了图2A与图2B跨导器2 0的NMOS晶体管N1、N2、N3被替换成PMOS晶体管P1、P2、P3之外，图2C的跨导器30与图2A、图2B的跨导器20并无差别。除此之外，寄生电容CP3、CP4与跨导器30的电流源32、34都连接于电压源VOD。因跨导器30与跨导器20的工作方式相同，所以附加说明都可适用于两者，在此不再赘述。
请回头参阅图1与方程式一。如上所述，若欲工作在低频而使Vout/Vin的比值下降，则可减少跨导器20的跨导值gml或可增加电容C1的电容值C。然而，因为寄生电容CP1、CP2本来就存在于跨导器20，而产生一零点(zero)并形成附加正相位，所以若要通过提高N3的阻值来使整个跨导器20的跨导值gml降到很低是十分困难的，因为它会使此零点(zero)更向低频推进，而产生更大的附加正相位，此附加相位会扭曲gm-C滤波器单元10的品质因数(Q factor)，这在高Q值的应用上是相当严重的。然而，另一方法是扩大电容C1的尺寸，但如此会耗费很大的芯片面积，在成本上是很不划算的。所以，为了面积的考虑，本发明提供了一低跨导值的跨导器电路，而它的零点(zero)位置相当高频下仍可维持，故在低频工作时是非常经济的。
【发明内容】
本发明的主要目的为提供一在低频应用下与一较低跨导值的跨导电路以解决上述问题。
本发明提供一种跨导电路，其包含一第一电流源、一第二电流源、一第一晶体管，一第二晶体管，一第三晶体管，以及一第四晶体管。该第一电流源电连接于该跨导电路的一第一节点，该第一电流源用来提供一第一输入电流至该跨导电路；该第二电流源电连接于该跨导电路的一第二节点，用来提供一第二输入电流至该跨导电路；该第一晶体管有一电连接于该第一节点的第一电极、一电连接于一第一输入电压的控制电极与一连接于一第三节点的第二电极，而该第三节点用来从该跨导电路输出一第一输出电流；该第二晶体管有一电连接于该第一节点的第一电极、一电连接于该第一输入电压的控制电极与一连接于一第四节点的第二电极，而该第四节点用来从该跨导电路输出一第二输出电流；该第三晶体管有一电连接于该第二节点的第一电极、一电连接于一第二输入电压的控制电极与一连接于该第四节点的第二电极；该第四晶体管有一电连接于该第二节点的第一电极、一电连接于该第二输入电压的控制电极与一连接于该第三节点的第二电极。
本发明的目的在于本发明的跨导电路具有一较低的跨导值，且该跨导电路不会产生任何附加极点(poles)、零点(zeros)、输入电容值或寄生电容值。因此，本发明的跨导电路相当适合低频应用。
【附图说明】
图1是公知gm-C滤波器单元的方块图。
图2A是公知配有NMOS晶体管的跨导器的电路图。
图2B是一显示图2A的跨导器电流值的电路图。
图2C是公知配有PMOS晶体管的跨导器的电路图。
图3A是本发明配有NMOS晶体管的跨导器的电路图。
图3B是一显示图3A的跨导器电流值的电路图。
图3C是本发明配有PMOS晶体管的跨导器的电路图。
附图符号说明
10 gm-C滤波器单元
14 电流加总单元
20、30、100、200 跨导器
22、24、32、34、102、104、202、204 电流源
C1 电容
CP1、CP2、CP3、CP4、CP11、CP12、CP13、CP14寄生电容
N1、N2、N3、N11、N12、N13、N14、N15、P1、P2、P3晶体管
【具体实施方式】
请参阅图3A，图3是本发明一配有NMOS晶体管的跨导器100的电路图。跨导器100包含第一与第二电流源102、104，而第一与第二电流源102、104分别在节点NA及节点NB提供跨导器100电流。公知跨导器20包含一对相异的晶体管N1、N2，但本发明的跨导器100则包含四个晶体管N11、N12、N13、N14。晶体管N11、N12的栅极为VIP所控制，晶体管N13、N14的栅极则受VIN所控制。晶体管N11、N12的源极与电流源102连接于节点NA，而晶体管N13、N14的源极则与电流源104连接于节点NB。
一负输出电流IN从跨导器100的节点NC流出，一正输出电流IP则从跨导器100的节点ND流出。晶体管N11的漏极连接于节点NC，晶体管N12的漏极则连接于节点ND。同样地，晶体管N13的漏极连接于节点ND，晶体管N14的漏极则连接于节点NC。因此，晶体管N11、N12、N13与N14为交互连接。
跨导器100另包含连接于节点NA与节点NB间的控制晶体管N15。控制晶体管N15则有一由控制电压VCTL所控制的栅极。
晶体管N11、N12、N13与N14的长宽比并非相同，这点与现有技术相异。在本发明的较佳实施例中，晶体管N11、N12、N13与N14的长度相同，但有两种不同宽度。具体地说，晶体管N11与晶体管N13的宽为W1而晶体管N12与晶体管N14的宽则为W2。W1+W2＝W，其中，W为图2A的晶体管N1、N2的宽度。晶体管N11、N12的栅极为相同电压源所控制，而每一源极皆连接于相同节点。因为晶体管N11、N12宽度W1、W2总和等于晶体管N1的宽度W，所以晶体管N11、N12两者的特性与图2的晶体管N1相似。同样地，因为晶体管N13、N14宽度W1、W2总和等于晶体管N2的宽度W，所以晶体管N13、N14两者的特性也与图2的晶体管N2相似。
存在于跨导器100的寄生电容CP11、CP12会于跨导器100所输出的负输出电流IN与正输出电流IP上产生一附加正相位，这点与现有技术相似。除此之外，输入电容值与跨导器100也有关系。因为成对的电容N11、N12与电容N13、N14分别具有与现有技术的单一晶体管N1与晶体管N2相同特性，所以本发明的跨导器100的寄生电容值CP11及CP12、输入电容值CI11及CI12与图2A的跨导器20的寄生电容值CP11及CP12、输入电容值CI1及CI2相同。
请参阅图3B，图3B是一显示图3A的跨导器电流值的电路图。晶体管N11、N13的宽度W1与晶体管N12、N14的宽度W2的比值关系，可表示为k，即k＝W1/W2。如方程式四所示，流经每一晶体管的电流强度会随着晶体管的宽度有所不同。
I=μCoxWL(VGS-VT)2]]> (方程式四)
μ为晶体管内载流子的移动率(mobility of the carrier)，COX为每单位面积的栅极电容值，VGS是栅极与源极的电压差，VT则为该晶体管的阈值电压(threshold voltage)。
电流I从节点NA经第一电流源102流至接地，亦从节点NB经第二电流源104流至接地。从简易电流分析来看，如同现有技术，控制晶体管N15可视为一电阻，而该电阻有一自节点NA流至节点NB的电流I2。因此，电流I+I2会从晶体管N11、N12的源极流至节点NA。电流I+I2会被划分为二，电流[k/(k+1)]*(I+I2)会从节点NC经晶体管N11流至节点NA，另一电流[1/(k+1)]*(I+I2)会从节点ND经晶体管N12流至节点NA。另一方面，电流I-I2则从晶体管N13、N14的源极流至节点NB。电流I-I2也会被划分为二，电流[k/(k+1)]*(I-I2)会从节点ND经晶体管N13流至节点NB，另一电流[1/(k+1)]*(I-I2)会从节点NC经晶体管N14流至节点NB。
跨导器100的跨导值以gmy代表。以方程式二为基础，方程式五到方程式七皆用来计算该跨导值gmy。
gmy=IP-INVIP-VIN]]>(方程式五)
gmy=[1k+1(I+I2)+kk+1(I-I2)]-[kk+1(I+I2)+1k+1(I-I2)]ΔV]]>(方程式六)
gmy=k-1k+1(I-I2)-k-1k+1(I+I2)ΔV=k-1k+1(-2*I2)ΔV]]>(方程式七)
之后，通过代换方程式三，方程式八并以现有技术的跨导值gmx的型式显示本发明的跨导值gmy。
gmy=k-1k+1*gmx]]>(方程式八)
分析方程式八能显示本发明的重要性。选定k的值后(k必定大于1)，本发明的跨导器100的跨导值会小于现有技术的跨导器20的跨导值。举例来说，假设W1＝3*W/4且W2＝W/4，即本发明的跨导器100的晶体管N11、N13的宽度为现有技术的跨导器20的晶体管N1、N2的宽度的四分之三，而本发明的跨导器100的晶体管N12、N14的宽度为现有技术的跨导器20的晶体管N1、N2的宽度的四分之一。又因为k＝W1/W2，所以k＝3，代入方程式八，则本发明的跨导值gmy为现有技术的跨导值gmx的一半。
请参阅图3C，图3C是本发明一配有PMOS晶体管的一跨导器的电路图。除了NMOS晶体管N11至N15换成PMOS晶体管p11至p15之外，图3C的跨导器200与图3A及图3B的跨导器100并无差别。除此之外，寄生电容CP13、CP14与跨导器30的电流源202、204都连接于电压源VDD。因为跨导器200的工作方式与跨导器100一样，所以附加说明都可适用于两者。
本发明的跨导器100不仅提供一小于现有技术的跨导器20的跨导值，而且相较于现有技术跨导器20，本发明的跨导器100不会产生附加极点(poles)或零点(zeros)。事实上，因为跨导器100与跨导器20的唯一差别在于每一跨导器的宽度原为W，变成两个跨导器的宽度和为W，因此除了上述的特点外，本发明的跨导器100与现有技术的跨导器20的其他特性并无不同。因此本发明的跨导器100的寄生电容值会等于现有技术的跨导器20的寄生电容值。除此之外，因为输入电容值CI11及CI12仅取决于该输入MOS晶体管的尺寸，所以输入电容值会等于现有技术的跨导器20与本发明的跨导器100，因为晶体管的宽度总和一样。
既然本发明的跨导器100的输入电容值等于现有技术的跨导器20的输入电容值，所以相较于现有技术的跨导器20，另一优点是不需要附加的虚拟跨导器(dummy transconductor)来匹配跨导器100的输入电容值。除此之外，本发明的跨导器100的所有数值，如电流I、电流I2、晶体管宽度总和与晶体管的长度，与现有技术的跨导器20一样。
请回头参阅图1，假如欲使Vout比Vin的比值降低，则跨导器20的跨导值gml可下降或电容C1的电容值C可增加。因为本发明的跨导器100可容易地利用一因子来降低该跨导值，所以不用扩大电容C1的尺寸。因此本发明的跨导器100可使集成电路(IC)(包含一gm-C滤波器单元)的设计者在IC上节省大量面积。且本发明在需要一低跨导值的低频应用上更能发挥功效。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所进行的等效变化与修改，皆应属本发明的涵盖范围。