具有多晶硅源极接触结构的沟槽MOSFET器件 【技术领域】
本发明涉及沟槽MOSFET器件，更具体涉及具有低源极接触阻抗的沟槽MOSFET器件。
背景技术
沟槽MOSFET(金属-氧化物-半导体场效应晶体管)是一种晶体管，其中垂直地形成沟道以及在源区和漏区之间延伸的沟槽中形成栅极。内衬薄绝缘层(如氧化层)以及填充导体(如多晶硅(即，多晶的硅))的沟槽允许更小地阻碍电流，且由此提供更低地具体导通电阻值。例如，美国专利5,072,266、5,541,425、5,866,931以及6,031,265中公开了沟槽MOSFET晶体管的实例，在此通过引入将其结合进来。
作为具体例子，图1图示了美国专利5,072,266中公开的半个六角形沟槽MOSFET结构21。该结构包括n+衬底23，其上生长预定深度depi的轻掺杂n外延层25。在外延层25内，设置p体区27(p，p+)。在所示的设计图中，p体区27基本上是平坦的(除中心区外)，且一般位于外延层的顶面下面，与外延层的顶面相距dmin。覆盖大部分p体区27的另一层28(n+)用作器件的源极。在外延层中设置了一系列六角形沟槽29，朝顶部开口且具有预定深度dtr。沟槽29一般内衬有氧化物并填充有导电的多晶硅，形成MOSFET器件的栅极。沟槽29限定在水平剖面也是六角形的单元区31。
一般的MOSFET器件包括在单个芯片(即，半导体晶片的一部分)内平行制造的许多单个MOSFET单元。因此，图1中示出的芯片包含许多六角形单元31(图示这些单元的五个部分)。通常使用除六角形结构以外的单元结构，包括正方形结构。在图1示出的设计图中，衬底区23担当所有单个MOSFET单元31的公共漏极接触。尽管未图示，MOSFET单元31的所有源极一般通过金属源极接触短接在一起，金属源极接触布置在n+源区28的顶上。绝缘区，如硼磷硅玻璃(未示出)，一般被放置在沟槽29中的多晶硅和金属源极接触之间，以防止栅极区与源区短路。因此，为了制造栅极接触，沟槽29内的多晶硅一般延伸到MOSFET单元31外的终止区，在终止区在多晶硅上设置金属栅极接触。由于多晶硅栅极区通过沟槽彼此互连，因此该布置为器件的所有栅极区设置单个栅极接触。由于该设计，尽管芯片包含单个晶体管单元31的矩阵，但是这些单元31相当于单个大的晶体管。
已经发现，随着p-体区上的薄层电阻增加，穿过p-体区的电压降也增加，使寄生NPN-型晶体管更易于被偶然地导通。例如，在雪崩击穿过程中，寄生晶体管可能被偶然地激活，这可能严重地降低器件的整体性能，以及甚至可能引起器件永久性损坏。
图1中说明了可以减小沟槽MOSFET器件中的体区阻抗(由此减小穿过体区的电压降)的一种方法。在单元区31内，体区27的p+部分向上延伸到外延层的顶面且在单元区31的顶面的水平截面中形成露出的图形33。该p+中心部分具有比邻近沟道的p-体区27部分更高的p-掺杂剂浓度。这降低了p-体区27的寄生电阻，提高晶体管单元的鲁棒性(robustness)。实现这些是因为穿过器件的体区27的电压降被减小，所以同样减小寄生电阻，以及由此减小偶然导通寄生NPN-型晶体管的可能性。
(在图1所示的具体设计图1还应当注意，p体区27的p+中心部在外延层的表面下延伸至深度dmax，该深度dmax大于晶体管单元的沟槽深度dtr，以致往往远离沟槽表面和在半导体材料的主体中发生击穿电压。)
在美国专利6,031,265中描述了可以减少沟槽MOSFET器件中的体区的阻抗的类似方法。图2来自该专利且图示了部分沟槽MOSFET，其中N+衬底105支撑N外延层110。该器件的每个晶体管单元包括沟槽栅极125、N+源区140以及P-体区130。一般也提供绝缘层145。每个晶体管单元还包括在P-体区中形成的深P+区138。深P+区138具有比周围的p-体区更高的P-掺杂剂浓度，降低了P-体区130的寄生电阻并提高晶体管单元的鲁棒性。在体区130中还设置了浅P+区139，以减小金属接触170处的接触电阻。
【发明内容】
但是，p-体区的上部中的p+区(例如，上述图1中露出的p+图形33和图2中的区域139)与用于与源极接触(参见，例如，图2中的金属源极接触170)的n+源极区(例如，图1中的区域31和图2中的区域140)竞争接触面积。接触面积的这种缺乏进一步加重管芯尺寸缩小或单元密度增加的后果。
而且，在形成体区的上p+部分的工序过程中，通常发生p-型种类扩散到n-型源区中，减小n-型源区内的n-掺杂剂浓度。减小的n-掺杂剂浓度使之难以与其后淀积的金属接触实现有效的欧姆接触。结果，接触电阻增加。
这两种效应(即，减小接触面积和增加接触电阻)的结合增加器件的总的漏-源电阻Rds。
本发明解决现有技术中的这些及其他问题。根据本发明的一个实施例，提供一种沟槽MOSFET晶体管器件，该器件包括：(a)第一导电类型的硅衬底；(b)衬底上的第一导电类型的硅外延层，该外延层具有比衬底更低的多数载流子浓度；(c)从外延层的上表面延伸到外延层中的沟槽；(d)内衬至少部分沟槽的绝缘层；(e)在沟槽内邻近绝缘层的导电区；(f)在外延层的上部内设置且邻近沟槽的第二导电类型的体区；(g)在体区的上部内设置且邻近沟槽的第一导电类型的源区；(h)在体区的上部内且邻近源区的第二导电类型的上部区域，上部区域具有比体区更高的多数载流子浓度；以及(i)在外延层上表面上布置的源极接触区，其中源极接触区包括电接触源区的掺杂多晶硅接触区以及电接触源区和上部区域的邻近金属接触区。
金属接触区优选包括铝。掺杂的多晶硅接触区优选是N-型多晶硅区，更优选N-型多晶硅区具有5×1019至1×1020cm-3的掺杂浓度范围。掺杂多晶硅接触区也优选截面基本上是三角形。
沟槽MOSFET晶体管器件优选还包括在导电区上布置且在外延层上表面上延伸的绝缘区(例如，硼磷硅玻璃区)。在此情况下，掺杂多晶硅接触区优选横向邻近绝缘区，优选具有邻近绝缘区的最大厚度，以及优选具有远离绝缘区倾斜的上表面。
在某些实施例中，沟槽MOSFET晶体管器件还包括第二导电类型的附加区，该区具有比体区更高的多数载流子浓度并直接在上部区域的下面。
在各个实施例中：(a)沟槽MOSFET晶体管器件优选包括多个晶体管单元，例如正方形几何形状或六角形几何形状，(b)绝缘层优选是氧化硅层，(c)导电区优选包括掺杂的多晶硅，和/或(d)第一导电类型优选是N-型导电以及第二导电类型优选是P-型导电(更优选，衬底是N+衬底，外延层是N外延层，体区是P区，源区是N+区以及上部区域是P+区)。
根据本发明的另一个实施例，提供一种沟槽MOSFET晶体管器件，该器件包括：(a)N-型硅衬底；(b)衬底上的N-型硅外延层，其中外延层具有比衬底更低的多数载流子浓度；(c)从外延层的上表面延伸到外延层中的沟槽；(d)内衬至少部分沟槽的氧化硅绝缘层；(f)在邻近绝缘层的沟槽内的掺杂多晶硅导电区；(g)在外延层的上部内设置且邻近沟槽的P-型体区；(h)在体区的上部内设置且邻近沟槽的N-型源区；(i)在体区的上部内且邻近源区的P-型上部区域，上部区域具有比体区更高的多数载流子浓度；(j)在导电区上布置的硼磷硅玻璃绝缘区，该绝缘区在外延层上表面上延伸；以及(k)在外延层上表面上布置且横向邻近绝缘区的源极接触区，其中源极接触区包括电接触源区、具有N型掺杂的掺杂多晶硅接触区，以及电接触源区和上部区域的邻近金属接触区。
根据本发明的另一实施例，提供一种形成沟槽MOSFET晶体管的方法。该方法包括：(a)提供第一导电类型的硅衬底；(b)在衬底上淀积第一导电类型的硅外延层，与衬底相比该外延层具有更低的多数载流子浓度；(c)刻蚀从外延层的上表面延伸到外延层中的沟槽；(d)形成内衬至少部分沟槽的绝缘层；(e)在沟槽内且邻近绝缘层形成导电区；(f)在外延层的上部内且邻近沟槽形成第二导电类型的体区；(g)在体区的上部内且邻近沟槽形成第一导电类型的源区；(h)在体区的上部内且邻近源区形成第二导电类型的上部区域，上部区域具有比体区更高的多数载流子浓度；以及(i)在外延层上表面形成源极接触区，其中源极接触区包括电接触源区的掺杂多晶硅接触区以及电接触源区和上部区域的相邻金属接触区。
优选，该方法还包括形成布置在导电区上且在外延层上表面上延伸的绝缘区(例如，硼磷硅玻璃区)。在此情况下，优选通过以下工序形成源极接触，该工序包括：(a)在绝缘区和外延层上表面上设置掺杂的多晶硅层；(b)刻蚀掺杂的多晶硅层(例如，通过反应离子刻蚀)，直到部分外延层上表面被露出，以及邻近绝缘区留下部分掺杂的多晶硅，以及(c)在绝缘区、外延层上表面、邻近绝缘区的掺杂多晶硅的剩余部分上淀积金属层。
本发明的一个优点是提供一种沟槽MOSFET器件，其中减小了器件的接触电阻。
本发明的另一个优点是提供一种沟槽MOSFET器件，其中增加了器件的有效源极接触面积。
本发明的另一个优点是提供一种具有提高的漏源电阻的沟槽MOSFET器件。
所属领域的普通技术人员在阅读下面的详细描述和权利要求书后，将立即明白本发明的这些及其他实施方案和优点。
【附图说明】
图1是现有技术中的沟槽MOSFET器件的示意性部分剖面图。
图2是现有技术中的沟槽MOSFET器件的示意性部分剖面图。
图3A是根据本发明的实施例的沟槽MOSFET器件的示意性部分剖面图。
图3B是根据本发明的另一个实施例的沟槽MOSFET器件的示意性部分剖面图。
图4A至4D图示了根据本发明的实施例制造图3A的沟槽MOSFET器件的方法的示意性部分剖面图。
图5A和5B是示意性部分剖面图，图示了根据本发明的实施例用于改变沟槽MOSFET器件内的掺杂多晶硅接触部分的宽度的方法。
【具体实施方式】
现在参考附图更完全地描述本发明，附图中示出了本发明的优选实施例。但是，本发明可以以多种不同的方式体现，不应该认为局限于在此阐述的实施例。
图3A图示了根据本发明的实施例的沟槽MOSFET。在所示的沟槽MOSFET中，外延层201设置在N+衬底200上。
在该具体实例中，N+衬底200是硅衬底，例如具有10至25密耳的厚度范围和例如1×1019至1×1020cm-3的净掺杂浓度范围。
在外延层201的下部发现N区202，在该实例中是硅层。在该实例中，N区202具有例如2至8微米的厚度范围和例如1×1015至5×1016cm-3的净掺杂浓度范围。
在外延层201的中部发现P体区204b。在所示的实例中，这些P-体区204b从外延层的上表面延伸到例如1至2微米的深度，以及具有例如1×1015至5×1016cm-3的净掺杂浓度范围。
在外延层201的上部发现浅P+区204s。在所示的实例中，这些浅P+区204s距外延层的上表面的深度范围例如从0.2至0.4微米，以及具有例如1×1015至1×1017cm-3的净掺杂浓度范围。在浅P+区204s下面也设置深P+区204d。在所示的实例中，这些深P+区204d从外延层201的上表面延伸例如0.4至1微米的深度，以及具有例如1×1014至1×1016cm-3的净掺杂浓度范围。虽然不希望被理论约束，但是与美国专利6,031,265中的先前论述一样，人们认为深P+区204d减小了单元的寄生电阻。浅P+区204s进一步减小金属接触部分218的接触电阻。
在外延层201内形成的沟槽内衬有绝缘体210，绝缘体一般是氧化物绝缘体如氧化硅，并填充有导体211，一般填充掺杂的多晶硅，提供器件的栅电极功能。沟槽从外延层201的上表面延伸至例如1.5至3微米的深度，宽度是例如0.4至0.8微米。氧化硅(一般是二氧化硅)用作绝缘体210，它可以为例如500至700埃的厚度。多晶硅用作导体211，它可以具有例如1至15Ω/sq的电阻率。沟槽之间的区域基于它们的形状常常称为“台面”或“沟槽台面”。这些区域有例如1至5微米的宽度范围。
图3A的沟槽MOSFET器件也包含N+源区212，N+源区212从外延层201表面延伸例如0.3至0.5微米的深度，以及具有例如1×1019至1×1020cm-3的净掺杂浓度范围。
图3A的器件中的源极接触包含金属接触部分218和掺杂的多晶硅接触部分215。绝缘区如BPSG(硼磷硅玻璃)区216，防止与栅电极有关的掺杂的多晶硅区211通过源极接触短路到N+源区212。
源极接触的金属接触部分218与源区212和浅P+区204s电接触。铝和铜是金属接触部分218的优选材料。
源极接触的掺杂多晶硅接触部分215与源区212电接触。N-型掺杂剂，如砷，是优选的。掺杂多晶硅接触部分215优选1至10Ω/sq的掺杂浓度范围。
虽然掺杂的多晶硅具有比金属更高的体电阻率，但是相对于不存在多晶硅接触部分215的情况，与图3A的栅极接触有关的总体阻抗仍然减小。不希望被工作理论约束，这些被认为是下列理由(以下2个自然段)的情况：
由于多晶硅接触部分215和源区212由相同的材料(即，硅)形成，这些区之间的接触电阻非常低，比与金属-硅界面有关的接触电阻低得多。以下是特别正确的，由于处理过程中的扩散，在金属-硅界面的源区212的掺杂浓度低(例如，小于4×1019cm-3)是图3A所示的那种设计通常遇到的情况。这种低掺杂浓度阻止在金属和硅之间形成有效的欧姆接触。但是，通过提供相对高度地掺杂的多晶硅接触部分215，在金属接触部分218和多晶硅接触部分215之间实现有效的欧姆接触。同时，在多晶硅接触部分215和源极212之间存在有效的接触仅用于上述提及的理由。
图3A的接触设计也是有利的，因为增加了金属和硅之间的界面面积，由此减小了接触电阻。例如，参考图3A，由标记217b和217c表示金属和硅(多晶硅或单晶硅)形成的界面。在没有多晶硅的接触部分215的情况下，由标记217a和217c表示金属和硅将形成的界面。界面217b大于界面217a。(通过实现多晶硅接触部分215在截面基本上是三角形可以理解这一点。因此，界面217a可以被认为是直角三角形的一条直角边(leg)，界面217b可以被认为是相同的直角三角形的斜边。但是，由于界面217b是弯曲，效果甚至更显著。)结果，在不存在多晶硅接触部分215的部分将观察到金属和硅之间的界面面积增加。
为了完成器件，分开的金属栅接触(未示出)一般连接到位于沟槽MOSFET单元的区域外面的多晶硅211的栅极延伸(runner)部分。一般也邻近N+衬底200设置金属漏接触(未示出)。
图3B中说明了本发明的另一个实施例。图3B基本与图3A相同，除了没有深P+区204d之外。
现在根据本发明的实施例，描述用于制造如图3A示出的沟槽MOSFET的方法。现在转向图4A，在N+掺杂的衬底200上生长外延层201(N掺杂)。N+掺杂衬底200例如可以是10至25密耳的厚度，以及具有1×1019至1×1020cm-3的净N-型掺杂浓度。外延层201可以具有例如1×1015至5×1016cm-3的净N-型掺杂浓度。
然后通过注入和扩散在外延层201中形成P体区204b。例如，可以在20至50keV下用5×1013至1×1014剂量的硼注入外延层201，接着在1100至1200℃扩散30至120分钟。这产生P体区204b，P体区204b从外延层201的上表面延伸例如1至2微米的深度，以及具有1×1015至5×1016cm-3的净p-型掺杂浓度。在该步骤之后，部分外延层201剩下例如2至8微米厚度的n-型(即，N区202)。N区202通常保持用于外延层201的n-型掺杂浓度。然后形成构图的沟槽掩模层203。图4A中示出了所得的结构。
然后通过构图的沟槽掩模203中的孔刻蚀沟槽，例如通过各向异性干刻蚀步骤。在该实例中的沟槽深度约为1.5至3微米。由于该沟槽-形成步骤，产生不连续的P体区204b。作为公知技术，一般在沟槽内生长牺牲氧化层且被除去。然后在沟槽底部上生长氧化层210，例如通过900至1100℃时30至60分钟的湿或干氧化，氧化层210优选是500至700埃的厚度。这些氧化层210的部分最终形成用于完成的器件的栅氧化区。
然后用多晶硅层覆盖结构的表面并填充沟槽，优选使用CVD。多晶硅一般掺杂N-型，以减小它的电阻率。例如可以在用氯化磷的CVD过程中或通过注入砷或磷进行N-型掺杂。然后例如通过反应离子刻蚀法刻蚀多晶硅层。由于考虑刻蚀均匀性，沟槽部分内的多晶硅层通常被略微过刻蚀，这样形成的多晶硅栅极区211一般具有在外延层204b的相邻表面下0.1至0.2微米的顶面。图4B中示出了所得的结构。
在该结构上设置构图的源区掩模205。然后通过源区掩模中的孔注入N-掺杂剂，如砷或磷，在外延层的上部中形成N+源区212。优选通过注入氧化物进行注入，以避免在源区的形成过程中注入-沟道效应、注入损坏、以及重金属污染。可以在例如100至130keV时用5×1015至8×1015剂量的磷注入结构。图4C中示出了所得的结构，虚线表示注入区。
然后剥离源区掩模。然后例如通过PECVD在整个结构上淀积绝缘层，优选BPSG(硼磷硅玻璃)层。然后BPSG经历回流步骤，例如在900至1000℃时20至60分钟。该回流步骤也扩散先前注入的n-型掺杂剂，产生N+源区212，N+源区212从外延层表面延伸0.3至0.5微米的深度，以及具有例如1×1019至1×1020cm-3的净掺杂浓度范围。
在设置构图的掩模层(未示出)之后，然后一般通过反应离子刻蚀法刻蚀该结构，除去未被掩模层保护的BPSG和氧化物部分。该步骤形成独特(distinct)的BPSG区216和独特的氧化物区210。
然后剥离抗蚀剂层，在该结构上设置掺杂多晶硅层，优选使用CVD。如上所述，多晶硅一般掺杂N-型，以减小它的电阻率。优选电阻率范围从1至15Ω/sq。然后例如通过反应离子刻蚀法空白(blank)刻蚀(即，没有掩模地刻蚀)多晶硅层。进行刻蚀直到外延层的部分上表面被露出，邻近BPSG区的侧壁的留下独特的多晶硅区215。
然后在低能量注入步骤和高能量注入步骤中通过多晶硅区215之间发现的孔注入硼。例如，该结构可以经历在100至200keV时用2×1013至2×1014剂量的硼的高能量注入，接着在20至50keV时用5×1014至1×1015剂量的硼的低能量注入。另外，低能量注入可以在高能量注入之前。
然后该结构经历快速热退火(RTA)步骤，例如900至1100℃时1至2分钟。该步骤扩散高和低能量注入的硼到它们的最终分布，分别形成深P+区204d和浅P+区204s。如上所述，深P+区204d一般从外延层的上表面延伸例如0.4至1微米的深度，以及具有例如1×1014至1×1016cm-3的净掺杂浓度范围。同时，浅P+区204s一般从外延层的上表面延伸例如0.2至0.4微米的深度，以及具有例如1×1015至1×1017cm-3的净掺杂浓度范围。图4D中示出了所得的结构。
如通过比较图5A与5B所见，通过增加BPSG区216的高度可以增加多晶硅区215的宽度。该技术是有效的，因为多晶硅区215的形状比较相似(从几何学观点)，尽管BPSG区216的高度可能不同。BPSG区216一般是0.3至0.6微米的高度，多晶硅区215一般是0.1至0.3微米的宽度。
此时，一般地淀积金属接触层，产生图3A所示的结构。如图所示，金属接触层提供金属接触部分218。一般也提供栅极和漏极接触(未示出)。
尽管在此具体地图示和描述了各种实施例，应当理解在不脱离本发明的精神和想要的范围的条件下对本发明的改进和改变都被上述教导所覆盖，且落在所附权利要求的范围内。作为一个具体例子，本发明的方法可以用来形成各个半导体区的导电性与在此描述相反的结构。