与半导体装置之射极接点形成接触点 本发明关于一半导体装置根据权利要求第1项以及第10项且关于一种方法根据权利要求第5项以及第12项用以制造一半导体装置。
图16显示一传统半导体装置，其将被用以证明先前技艺的问题以其本发明系被影响。半导体装置包含一(垂直的)双极晶体管10，其，在一已知的方式中，具有一基极接触点12，一射极接触点14以及一集极接触点16。双极晶体管10可能为一npn晶体管或者一pnp晶体管，举例来说，其形成半导体装置之一无线频率电路的部分。此外，一CMOS电路，在最简单的例子中包含有一MOS晶体管20具有一源极接触点22，一闸极接触点24以及一汲极接触点26，可能被提供于相同的基板8之上(例如一硅晶圆)。
此类型双极CMOS电路之一特征样式系为射极接触点(如已知的射极堆栈)14系被设计以明显地”较高”于全部的其它接触点在基板8之加工表面8’之上。射极接触点14之接触表面，远离基板8之加工表面8’，系自加工表面8’比其它接触点12，16，22，24以及26之接触表面在一较大的距离。射极接触点14之此相对大的高度起因于把必要的程序需求强加于一最佳化的双极晶体管。
经由举例，一双极晶体管之射极接触点14全部的高度符合Infineon B9C程序在加工表面8’之上系典型地为550奈米。相较之下，经由举例，配置在相同基板8之一MOS晶体管20之多硅闸极接触点24之高度系典型地为280奈米。
比较其它接触点，射极接触点14之接触表面这些非常不同的高度导致严重的处理技术问题关于这些接触点经由接触洞32到一第一图样化金属平面34(如已知金属-1平面)，且这些问题系被描述于下。
半导体装置(即双极以及CMOS晶体管)之全部活化的组件，在FEOL(front end of line)程序结束之后，系典型地被以一介电层30覆盖，例如BPSG(硼磷硅酸玻璃)到一总高度趋近于1400奈米。图1显示一半导体装置跟随沉积这个绝缘层层30的步骤(BPSG层)。在此程序阶段，根据本发明之半导体装置系尚未与先前技艺不同。
接着，绝缘层30系被磨光直到其为平面而具有一特定目标厚度藉由一化学机械平面化步骤(CMP BPSG步骤)。在此磨光步骤结束之后所获得之半导体装置系概略地描述于图2。
高射极接触点14表示平面的磨光步骤(CMP BPSG步骤)系极不可缺少的。反之在Infineon C9N程序中，其系一CMOS逻辑程序属于第九代使用0.25微米技术，此平面磨光步骤系不为一处理技术需求由于闸极接触点24之相关地低高度(趋近280毫米高于基板表面)，转移程序规格用于C9N CMP BPSG步骤直接地导致明显的产率损失。
例如，根据C9N程序，绝缘层30(BPSG层)在CMP BPSG磨光步骤中系被磨光回到一总高度为700奈米±150奈米。因此，造成一平均值在整个晶圆表面，有一最小值的BPSG层厚度为550奈米在基板表面之上，且因此一具有高度为至少剩余270奈米的BPSG层30在闸极接触点24上。依赖位置占领密度之有效组件可能造成BPSG层厚度区域性地掉落到典型值550奈米之下。因此，用于一纯逻辑基础程序而达成之绝缘层30之层高度根据C9N系不为必要地，导致一相对宽的CMPBPSG步骤的程序窗。
然而，如果一双极晶体管10系被提供作为半导体装置中之有效组件(如果仍为适当的除了一CMOS晶体管20)，程序技术状况系有点不同。特别地，如果磨光绝缘层30的步骤规格(CMP BPSG)系直接从CMOS逻辑程序(InfineonC9N程序：BPSG层高度700奈米±150奈米)被转移到双极CMOS程序(Infineon B9C程序)，最不利的局面，给予一射极接触高度于基板8上为550奈米，可能导致一BPSG绝缘层30具有一高度仅一少量奈米值。此非常薄的绝缘层30在射极接触点14之上系不适合于随后一接触洞32之图样化。因此，以B9C处理技术之平面化步骤(CMP BPSG)之程序窗系大大地缩减。
再者，可能未来的双极晶体管世代，其包含特别是硅锗异双极晶体管，将具有与其它接触点(例如闸极接触多叠)相比均匀的较高射极接触点(射极堆栈)，其将仍然更进一步地加强此问题。
与相对高的射极接触点14连结的传统半导体装置之一更深远的问题系基于在接触洞32(CT)图样化的步骤上高处理工程需求，经由接触点12，14，16，22，24以及26系在每一例子中以一标准方式被连接到第一图样化金属平面34。例如，接触洞32之蚀刻步骤(CT蚀刻步骤)，其系典型地为一电浆蚀刻步骤，关于射极接触点14(多硅接触点)必须为较高选择性的，为了允许”最深的”接触表面(即位于最接近基板8之加工表面8’的表面)被可靠地开放且无残留而无射极接触点14被攻击。例如，以上述C9N程序的规格，MOS晶体管20之源极接触点22以及汲极接触点26可能被埋入一最大值为850奈米在绝缘层30之下在磨光步骤(CMP BPSG)之后。
为了以电浆蚀刻步骤的方式使这些位于靠近基板的接触点22以及26可以被开放而无留下任何残余物，一相对较长的蚀刻时间系被需要。此长蚀刻时间，关于一BPSG层厚度为700奈米±150奈米，表示，对于一最小的厚度为550奈米在一短时间期间，蚀刻位在射极接触点14上面的接触洞32的正面将已经到达射极接触点14之接触表面。从此瞬间向前，射极接触点14之接触表面系被暴露于电浆蚀刻中。只有电浆蚀刻步骤蚀刻绝缘层30(例如BPSG)高选择性地(经由适当钝化化合物的添加到蚀刻电浆中)相关于接触材料(例如多晶硅)，蚀刻程序用以开放深层接触被继续而无射极接触点14被攻击。此程序的工程需求可能导致更明显的产率损失。
除了程序工程困难被上述传统的半导体装置生产所限制(用于CMPBPSG以及CT蚀刻程序步骤中必须的程序窗)，在此类型已知的半导体装置中，射极接触点14之接触表面区域系不利地被接触洞32的表面区域所限制。双极应用，其需要高射极收集电流强度，仅可被实现一受限制的范围由于比射极接触点14之横切面最佳的利用较小。
与制造已知的半导体装置有关的上述问题如今已经藉由”拓宽”规格而解决，从C9N程序衍生，对于实行于绝缘层30之磨光步骤(CMPBPSG)。而再平面化步骤之后需要一规格为700奈米±150奈米之绝缘层30层高度之C9N程序，双极CMOS程序步骤(Infineon B9C程序)仅需要一绝缘层30层高度为750奈米±150奈米在加工表面8’之上。
如果射极接触的高度被缩减50奈米(即500奈米)，蚀刻接触洞32的步骤之程序窗系，如其被限制，因为现在有一较小的射极接触点14之多晶硅之”保留”，其可被接触洞蚀刻(CT蚀刻)所攻击。此缩减接触洞32之电浆蚀刻步骤之程序窗。
考虑到上述传统半导体装置的缺点以及它们的生产程序，本发明的目的系提供一半导体装置以及制造一半导体装置的程序，其中一接触点(例如射极接触电14)的高度可被选择如所需而从长远来看不使半导体装置的处理太困难。
此目的可藉由一半导体装置如权利要求第1项以及第10项所述与一种用于制造一半导体装置的方法如权利要求第5项以及第12项所述的方法被达成。较佳的实施例形成附属的权利要求内容。
根据本发明的第一方面，一半导体装置包含
-一基板，其加工表面具有一基板法线方向；
-至少一第一接触点以及一第二接触点配置在基板上，第二接触点之一接触点表面系比第一接触点之一接触点表面自基板在基板法线方向有一较大的距离；以及
-至少一第一以及一第二图样化金属平面，在其每一中至少一导体，其可被连接到至少一接触点，系被形成；
第二金属平面系比第一金属平面自基板在基板法线方向有一较大的距离，
第二接触点系以电连接到，位于其上在基板法线方向上第二金属平面之一导体而无第一金属平面之一导体被连接在其间，以及
第一接触点系电连接到位于其上在基板法线方向上第一金属平面之一导体。
如同已经叙述于上，习惯上对于传统半导体装置之所有的有效组件接触点被连接，典型地经由如已知的接触洞(CT)，到一第一图样化金属平面之导体，位于他们之上在基板法线方向。例如，如果半导体装置之有效组件为一双极晶体管，第一图样化金属平面之分别的导体系被连接至晶体管的基极接触点，射极接触点以及集极接触点。
然而，根据本发明的第一方向，采用一不同的途径。根据本发明，一接触点其接触表面系在从基板的加工表面之一大距离而不被连接至第一金属平面的一导体。反之，接触点仅以此接触制造于一随后的程序阶段，例如经由一接触洞引导至一第二图样化金属平面，其系被配置于第一图样化金属平面之上，如在基板法线方向所见。因此，第二接触点，其具有一可想而知的高度在加工表面之上相较于其它接触点，可被提供具有任何所想要的高度，因为不需要做出与此第二接触点之接触伴同其它接触点晶由第一图样化金属平面。
没有导体属于配置在第二(高)接触点之上的第一金属平面，如在基板法线方向可见。反之，仅第二金属平面之一导体，其系被连接到第二接触点之接触表面例如经由一钨接触脚，系被配置在第二接触点之上。
以根据本发明之此半导体装置，事实上所造成特别有利的优点为更垂直的连接接触点(如VIA连接接触已知)系经常被提供于任何例子中在处理之后为了连接特定属于第一金属平面之导体至更高的属于第二金属平面的导体。因此，接触可被制造于第二接触以及第二金属平面之间经由VIA-1连接接触，以及随后不需要任何额外的微影，清洁，金属化以及磨光步骤以使其经由更高的金属平面与第二接触点接触。
根据一较佳的实施例，第二接触系一双极晶体管之一射极接触点，以及第一接触点系一双极晶体管之底部接触点或集极接触点或一MOS晶体管之源极接触点，闸极接触点或汲极接触点。如同在引言中已经描述，一双极晶体管之射极接触点，与一半导体装置之有效组件之其它接触点相较，典型第具有最大高度在基板之加工表面之上。此系因此有利于(相对较高的)射极接触点埠被连接到第一金属平面之一导体，而仅被连接至第二金属平面之一导体，例如经由一VIA-1接触。
因此，没有导体属于位再射极接触点之上的第一金属平面。
第一接触点系较佳地被连接到第一金属平面之导体经由一接触洞其在基板法线方向延伸且系以一电传导接触洞填充材料填补。接触洞填充材料可能，例如，为钨其系被导入一先前电浆蚀刻接触洞中使用一MCVD程序。如已知为一线型，例如一TiN线型，可能被提供作为一扩散停止在全部接口(特别是在接触洞填充材料以及金属平面或接触材料之间)。
第二接触系较佳地被连接至第二金属平面之导体经由一接触洞，其延伸于基板法线方向且系被以一电传导性的接触洞填充材料填补，而无第一金属平面之一导体被连接于其间。如同已经在上面所解释，接触洞可能为如已知的VIA-1连接接触，其一般地连接第二图样化金属平面之导体到对应的第一图样化金属平面的导体。根据本发明，此VIA-1连接接触可被使用以制造与第二接触或一富庶的高接触点之接触。没有第一金属平面的导体被配置于对应的第二金属平面之导体以及第二接触点之接触表面之间，如在基板法线方向所见。
根据本发明的第一方向，一种制造一半导体的方法，特别是一半导体装置根据本发明的第一方向，包含下列步骤：
-提供一基板，其加工表面具有一基板法线方向；
-定义至少一第一接触点以及一第二接触点在该基板上，第二接触点之一接触点表面相较于第一接触点之一接触点表面位于自基板之基板法线方向一较大的距离；
-电连接第一接触点到位于其上在基板法线方向之一第一图样化的金属平面之一导体；以及
-电连接第二接触点到位于其上在基板法线方向之一第二图样化金属平面之一导体而无第一金属平面之一导体被连接在其中；
第二金属平面相较于第一金属平面自基板在基板法线方向之一较大距离。
据此，在制造根据本发明之第一方向之一半导体装置的方法中，第二接触点，其系更加远离加工表面如在基板法线方向所见，系不被连接至第一金属平面之一导体，而仅被连接至位于其上在基板法线方向之第二金属平面之一导体。
此简化其它接触点之电子连接之图样化以形成第一图样化金属平面到一可想象的范围中。此系因为不需要考虑(高)第二接触点或者此高第二接触点之一多重性当实现程序工程用以电连接第一接触到第一金属平面时。反之，图样化以及程序参数用以制造与第一接触(或第一接触点)之接触可被最佳化于此接触制造步骤。在同时，第二接触点之高度(即自第二接触点的顶端到加工表面的距离，如在垂直基板的法线方向所见)可被选择如所需要(提供BPSG层厚度系同时为适合的；其最小高度必须大于或等于造成之第二接触点之接触高度)，为了确定最佳化的图样化以及组件特性。
第二接触系较佳地为一双极晶体管之一射极接触点，以及第一接触系较佳地为一双极晶体管之一基极接触点或集极接触点或者为一MOS晶体管之一源极接触点，闸极接触点或汲极接触点。
电连接第一接触之步骤较佳地包含下列步骤：
-定义一接触洞，其终止于第一接触点且在基板法线方向延伸，于一绝缘层(30)；
-以一电传导性的接触洞填充材料填充接触洞；以及
-定义第一金属平面之导体，其在基板法线方向位于第一接触点之上，以此方式其系被电连接到接触洞填充材料。
由于范例，在半导体装置之有效组件被完成之后(FEOL程序终止)，一介电绝缘层，例如BPSG(硼磷硅酸玻璃)系藉由一CVD程序被沉积在半导体装置之上，系藉由一随后的平面化步骤(CNP BPSG)被磨光回到一目标高度且藉由传统的微影以及蚀刻步骤被图样化。所形成且沿着基板法线方向延伸之接触洞终止于第一接触藉其接触系被制造或者第一接触点藉其接触被制造。此接触洞可接着被以一电传导接触洞填充材料填补，较佳地为钨，藉由一MCVD金属化步骤。接着，其系较佳地对于第一金属平面之一导体被配置在钨接触脚上，其已经再次被平面化，以此方式，其系电传导地连接到第一接触。
电连接第二接触点之步骤较佳地包含下列步骤：
-定义一接触洞，其终止于第二接触点且在基板法线方向延伸，于一绝缘层中；
-以一电传导性接触洞填充材料填充接触洞；以及
-定义第二金属平面之导体，其位于在基板法线方向之第二接触点之上，以此方式其系电连接至接触洞填充材料而无第一金属平面之一导体被连接于其间。
在同时当电连接第二接触到第二金属平面之导体的步骤时，其系较佳的对于第一金属平面的至少一导体被连接到第二金属平面之一导体。据此，第二接触系较佳地经由如已知的VIA-1连接接触而电传导性地连接至第二金属平面之一导体。这些VIA-1连接接触点之程序形成部分的执行于此类型半导体装置上之标准程序，且接着不需要任何额外的图样化步骤来制造与第二接触点之接触，相较于传统处理步骤。
根据一本发明之第二方向，一半导体装置包含
-一基板，其加工表面具有一基板法线方向；
-至少一第一接触点以及一第二接触点配置于基板上，第二接触点之一接触表面系比第一接触点自基板于基板法线方向上一较大的距离；以及
-至少一图样化金属平面，其中至少一第一导体以及一第二导体被形成，其每一可被连接至接触点其中之一；
第一接触点经由一接触洞被电连接到位于其上在基板法线方向之金属平面之第一导体，其在基板法线方向延伸且系被一电传导性接触洞填充材料所填满，以及
第二接触点直接与位于其上于基板法线方向之金属平面之第二导体相邻，以使第二接触点被电连接至第二导体而无一被填充的接触洞被连接于其间。
根据本发明之第二方向，第二接触(即较高的接触)系不经由一接触洞被电连接到(如第一)金属平面之一导体。反之，电连接系直接作用而无一电接触洞被连接于其间藉由毗邻第二接触接触表面之金属平面之第二导体的优点。随后，其它接触点之接触洞的处理可被执行而无考虑到高的第二接触，其表示图样化接触洞用以连接第一接触到金属平面相较于传统半导体装置如引言中所述系不一定必要。
第二接触之接触表面系不藉由一接触洞之一电浆蚀刻步骤而被开放，而系较佳地藉由一磨光步骤(CMP步骤)而开放。随后，第二接触之高度可被选择如所欲或符合一最佳化的有效组件之程序需求。
第二接触系较佳地为一双极晶体管之一射极接触点，以及第一接触点系较佳地为一基极接触点或者集极接触点或为一MOS晶体管之一源极接触点，闸极接触点或者汲极接触点。
根据本发明的第二方向，一种用于制造一半导体装置的方法，较佳地为根据本发明第二方向之半导体装置，包含下列步骤：
-提供一基板，其加工表面具有一基板法线方向；
-定义至少一第一接触点以及一第二接触点在基板上，第二接触点之一接触点表面相较于第一接触点之一接触点表面位于自基板之基板法线方向一较大的距离；
-电连接第一接触点到位于其上在基板法线方向之一第一图样化的金属平面之一导体藉由一接触洞，其在基板法线方向延伸且系以电传导性接触洞填充材料填充；以及
-电连接第二接触点到位于其上在该基板法线方向且毗邻第二接触点之金属平面之一第二导体而无一被填充的接触洞被连接在其中。
结果，第一接触或第一接触点-亦如以典型已知制造方法的例子-系被连接至图样化金属平面之对应的导体经由延伸于基板法线方向之接触洞。接触洞系被定义，例如，在一绝缘层中，特别是BPSG，藉由一微影以及随后的电浆蚀刻步骤，其系随后藉由一金属化步骤以填补接触洞使用一接触洞填充材料，例如钨。接着，金属平面之第一导体被定义于磨光的顶侧，远离加工表面，在此垂直接触脚上，其中止于第一接触之接触表面，以此方式，此地一导体系电连接到接触洞填充材料。
相较之下，图样化金属平面之一第二导体之第二接触之电连接以一不同的方式取代。在此例子中，以接触洞填充材料填补之一接触洞系不被使用，即垂直接触脚系不存在。反之，第二接触之接触表面直接毗邻金属平面之对应的导体，因此有一电连接在(第一)金属平面之导体以及第二接触之间。然而，对于一薄的线性层是可能的，特别是作为一扩散停止(如包含TiN)，存在于第二接触之接触表面以及图样化金属平面之第二导体之间。
由于在接触表面以及第二接触之间的接触系不藉由一接触洞伴随第一接触或接触点被制造，利用于图样化接触洞之程序需求系明显的较不严密。第二接触之一般高度现在可被选择如所需，与接触洞图样化之程序限制无关。
第二接触系较佳地为一双极晶体管之一射极接触点，以及第一接触系较佳地为一双极晶体管之一基极接触点或集极接触点或为一MOS晶体管之一源极接触点，闸极接触点或汲极接触点。
电连接第一接触之步骤较佳地包含下列步骤：
-定义一接触洞，其终止于第一接触点且在基板法线方向延伸，于一绝缘层；
-以一电传导性的接触洞填充材料填充接触洞；以及
-定义第一金属平面之导体，其如所见在基板法线方向位于第一接触点之上，以此方式其系被电连接到接触洞填充材料。
电连接第二接触之步骤较佳地包含下列步骤：
-定义第二接触点之一未覆盖的接触表面，其系以基板法线方向为方向，藉由一平面的磨光步骤；以及
-定义金属平面之第二导体，以此方式其毗邻第二接触点之未覆盖的接触表面以一电传导的方式。
较佳的对于第二接触之表面藉由一平面磨光步骤被开放，而非藉由一电浆蚀刻步骤如在第一接触的范例中所示。在此文中，已知的CMP磨光步骤系特别适合。由于范例，在FEOL程序结束之后的绝缘层(例如BPSG)之CVD沉积之后，平面磨光步骤用以磨回绝缘层(如BPSG)系被执行于此方式中使绝缘层之目标高度因此磨光步骤终止于第二接触。
已知终点侦测系统可被使用于以一已知方式设定CMP磨光步骤之终点。其系较佳的对于第二接触本身被使用作为一磨光停止在磨光或平面化步骤中。其亦可能提供额外的结构被使用作为一磨光停止。
因为先前未覆盖的第二接触之接触表面在接触洞微影以及电浆蚀刻步骤期间系被一光阻保护以制造与第一接触之接触，因此在电浆蚀刻步骤其间系不被攻击。因此，与第二接触之未覆盖的接触表面之接触可轻易藉由金属平面之第二导体被使用于此接触表面而被制造。对于已知如一线型(例如TiN)可能为有利的，其功能如一迁移停止，被喷溅在定义金属平面(例如一AlCu平面其已经被使用一MCVD程序且接着被图样化)之第二导体之前。
如一可选择的不覆盖第二接触之接触表面藉由一磨光步骤执行于绝缘层(例如BPSG)，对于此接触表面亦可能为未覆盖藉由一随后磨光步骤执行于接触洞填充材料。
本发明系被描述于下由于范例伴随参靠随附的图标显示较佳实施例，其中：
图1至14显示概略剖面图经由根据本发明之第一方向之一半导体装置较佳实施例在制造方法其间之多种图样化或程序阶段；
图15显示一概略剖面图经由根据本发明第二方向之一半导体装置只一较佳实施例；以及
图16显示一剖面图经由一传统半导体装置。
图1显示一剖面图根据本发明第一方向之一半导体装置只一较佳实施例。半导体装置系在一程序阶段，其中有效组件-例如双极晶体管10以及MOS晶体管20-已经被完成。FEOL(线之终点之前)程序结束，其中特别是高温步骤可能发生，已经因此被达到。
如图1所示，在随后的程序步骤中，整个半导体装置系被以一介电绝缘层30覆盖，其可能，举例来说，为BPSG(硼磷硅酸玻璃)，较佳地藉由一CVD沉积步骤(CVD BPSG步骤)。绝缘层30系典型地被应用于一层高度为趋近1400奈米中。此层覆盖系明显地大于射极接触点14的高度，其系典型地为550奈米，且大于闸极接触点24的高度，其系典型地为280奈米。
随后的程序步骤，图标于图2中，绝缘层30系被磨回藉由一磨光步骤而达到一目标高度典型地为700奈米±150奈米，为了此目的已知的CMP(化学机械平面化)步骤系被使用(CMP BPSG步骤)。
如图3所示，接触洞32系接着被定义于绝缘层30中藉由一微影以及随后的蚀刻步骤(CT蚀刻步骤)。这些接触洞32在垂直基板8的方向延伸，即他们有一垂直的方向。不像在一传统的制造方法中，例如一半导体装置如图16所示，一接触洞32终止于射极接触点14之接触表面而不被定义。换句话说，一窗导致射极接触点14之接触表面不被石刻进入绝缘层30。
因此，在随后的金属化步骤期间，与射极接触点14之接触系不被制造，其在此半导体实施例中系为第二(较高的)接触点。由于在此程序阶段与射极接触点14(第二接触点)之接触不被制造的事实，接触洞33的图样化，即CMP BPSG磨光步骤以及CT蚀刻电浆蚀刻步骤，并不需要被采用以制造同时发生的与第一以及第二接触之接触，其在程序工程方面系复杂的。
结果，CMP BPSG磨光步骤之程序窗，其造成的结果图标于图2中，且CT蚀刻电浆蚀刻步骤(参照图3)之程序窗系被相当地拓宽相较于一制造图16中所示半导体装置的方法。在基板法线方向第二接触点14可允许的高度在考虑图样化接触洞32时已经被选择。反之，依照根据本发明第一方向的半导体装置制造方法，射极接触点14之高度可被自由地选择或符合一最佳化的双极晶体管之程序需求。消除技术引起在射极接触点14之高度的限制使其可能去避免需要发展新的接触洞蚀刻技术用于属于未来技术平台之双极组件。
图4说明根据本发明第一方向之半导体装置较佳的实施例在接触洞金属化结束之后。首先，其系较佳的对于已知如一线型，其包含，举例来说，一TiN且被使用特别是作为一扩散停止，而被喷溅。接着，例如，钨被沉积，填补接触洞32作为一接触洞填充材料，例如藉由一MCVD程序。
图4至图9中所说明之程序步骤符合使用于一传统方法之步骤而用来制造一如图标之半导体装置，例如，图16中所示。因此，在一传统方法中，电传导接触洞填充材料系被磨光回到一目标高度藉由一平面化步骤(步骤：CMP W)。目标高度在此例中系被选择，以此方式射极接触点14(第二接触)系不被开放(参照图5)且没有填充材料之残留物或者线型在定义的接触洞外侧。
接着，为了形成第一图样化金属平面34，一金属，其可能，举例来说，为铜化铝，系被喷溅于半导体装置上(参照图6；步骤：喷溅金属1)。此第一金属平面34之层厚度可被选择作为设计需求之一功能且系典型地趋近于400奈米。
一随后的微影以及蚀刻步骤(步骤：蚀刻金属1)系被使用以图样化第一金属平面34，以此方式，电导体或连接接触系被形成于接触洞32上之第一金属平面34中，其系被填补，举例来说，以钨填补。如图7所示，所有(第一)接触点12，16，22，24以及26系被连接经由接触洞到对应的第一金属平面34之导体，位在他们之上而在基板法线方向。仅在第二接触点13之上，在本发明实施例中系为射极接触点，系没有第一金属平面34之导体配置在接触点14之上在基板法线方向。
在一沉积步骤中，此系随后应用一再一介电层或绝缘层(步骤：沉积ILD1(绝缘层介电1))。图8显示半导体装置在此沉积步骤之后已经结束。接着，已经先被沉积之介电层被磨光回到一目标高度藉由一再度磨光步骤(步骤：CMP ILD1)(参照图9)。
下一步，以相同方式如图样化绝缘层30之步骤参考图3所解释，一微影以及蚀刻步骤系被使用以引导接触洞38进入介电层36(ILD)(步骤：蚀刻VIA1)。不像在一传统制造方法中，例如图16所示之一半导体装置，然而，不仅接触洞38终止于第一金属平面34之导体，终止于射极接触点14(第二接触)接触平面之一接触洞38亦被图样化。
一引导射极接触点14之窗系因此较佳地仅开放在图样化已知如VIA-1连接频道期间，其系连接第一金属平面34之导体到第二金属平面40之导体之标准方法。因此，不像在先前技艺中，接触系以射极接触点14被制造较佳地经由一VIA1接触洞连接到第二金属化平面。
接着，在参考图4所述金属化步骤之一相似的方法中，接触洞38系以一电传导接触填充材料填补。再次，首先一线型(TiN)被喷溅在其上作为一扩散停止层(步骤：喷溅线型)。下一步，一适当的金属(例如钨)藉由一MCVD程序被沉积(步骤MCVD W；参照图11)，且此金属系被磨光回到一目标高度藉由一再次平面磨光步骤(步骤：CMPW；参照图12)。第二金属平面40系以同样方法被图样化如第一金属平面34之图样化，其系被描述参考图6以及图7。
根据本发明第一方向之半导体装置较佳的实施例在本发明的方法步骤已经结束之后系被图标于图14中。如同已经详细解释于上，此半导体装置不同于图16所示之一已知半导体装置，特别是经由第二接触点14(在此实施例中为射极接触点)不藉由一填充接触洞32被连接到第一金属平面34之一导体的事实，但是被直接地连接到第二金属化平面40，较佳地经由已知如VIA-1连接接触。没有导体属于第一金属平面被配置在第二接触点14之接触平面以及第二金属化平面40之导体之间，其系被配置在基板法线方向之接触点14之上。
因为所谓的VIA-1连接接触，其系为一连接第一金属平面之导体到第二金属平面之导体之标准方法，必须在任何例子中被形成以一标准程序，与第二接触点14接触经由第二金属平面40而不必须额外的程序步骤。据此，VIA-1蚀刻在接触点14之上系不藉由第一金属平面之一导体来停止，但是终止于射极接触点14之多晶硅。因此，可被使用作为蚀刻停止线之线型系被切断经由以同时控制的方式进入第一金属平面34或者射极接触点14之多晶硅中。
图15显示根据本发明第二方向之一半导体装置在本发明制造方法步骤已经结束之后。半导体装置具有一基板80，其可能为一硅半导体基板，具有一加工表面80’。已经以FEOL程序步骤被图样化之有效组件可能，举例来说，符合根据本发明第一方向之半导体装置之较佳实施例中的那些组件，其已经被描述于上。
在图15所示之较佳实施例中，有一双极晶体管100具有一基极接触点120(第一接触点)，一射极接触点140，其形成第二(较高的)接触点，以及一集极接触电160(第一接触点)。双极晶体管100可能，举例来说，为部分的半导体装置之一无线频率电路。再者，图15所示之半导体装置的实施例具有一CMOS电路，其系以简化型式藉由一MOS晶体管200表示。MOS晶体管200包含一源极接触点220，一闸极接触点240包含多晶硅以及一汲极接触点260。接触电220，240以及260系为本发明之常识中第一接触点。
如已经被描述关于图1，在FEOL程序结束之后，半导体装置系被以一绝缘层300覆盖，其系，举例来说，为BPSG(硼磷硅酸玻璃)，例如藉由一CVD沉积步骤。
不像在根据本发明第一方向的制造方法以及已知制造方法中，然而，随后的平面磨光步骤(步骤：CMD BPSG)系被执行以此方式，使绝缘层被磨光回到与第二接触点相同(极射极接触点140)。CMP程序步骤系因此被停止于射极接触点140。在一已知方法中，一终点侦测系统，其指示在磨光步骤到达第二接触点140的瞬间，可被使用于此目的。其亦可能提供额外的附属结构其作用如一磨光停止层。
如同已经被详细描述参考图3至图5，接触洞320系接着被图样化于绝缘层300中藉由一微影步骤以及一蚀刻步骤(步骤：CT蚀刻)。然而，不像在如图16中所示一传统半导体装置的例子中，一接触洞320系不形成于射极接触点140之上。接触洞320可被画线以平常的方式以一线型(例如包含TiN)且以一适当的接触洞填充材料填补，例如钨。已经被使用之金属层，例如，使用一MCVD程序被磨回，在一随后的平面磨光步骤中(CMP W)，到达一目标高度，其使(第二接触之)射极接触点140之接触平面不被覆盖。此表示磨光接触洞320之接触洞填充材料的步骤亦可被使用于开放(且消去线型残留物自)第二接触点140之接触表面。
随后(第一)图样化金属平面340系被定义，其程序步骤系没有不同于一传统标准程序用以定义此类型金属平面。必须注意的是，配置于第二接触140上在基板法线方向之金属平面340之一导体直接毗邻此第二接触，因此一电传导连接系被产生于第二接触点140(射极接触点)以及对应的金属平面340之(第二)导体。换句话说，第二接触140，不像半导体装置之其它接触，不被连接到关联的金属平面340之第二导体藉由一接触洞脚320。反之，与第二接触140之接触系直接地藉由毗邻其之第一金属平面340之导体被制造。一薄的，特别是金属内层可能存在于第二接触以及金属层340之第二导体之间，例如为了减少接触残留。
以此制造方法以及/或半导体装置所获得的优点系为第二接触点140之高度可被选择如所需要在基板法线方向以及/或可被符合一最佳化的双极晶体管之程序需求。不需要藉由STI之厚度测量。同时，绝缘层300(BPSG层)之层厚度测量中的不确定性在CMP BPSG磨光步骤(其数量到±150奈米)之后系被缩减且过度磨光的风险系被最小化或者消除。不需要藉由以接触洞填充材料(例如钨)填补之一接触洞300制造与第二接触点的接触。第一金属平面340可被直接地(不需要接触洞脚320)连接到射极接触点140。
接触表面区域的限制，即接触洞320的直径，系被消除，因为第二接触点140之整个有效表面区域可被使用来制造一接触。此表示更高的电流强度可被实现于双极晶体管100以及/或最佳化地符合射极接触点140之表面区域。
参考组件符号
用于根据本发明之第一方向较佳实施例以及先前技艺：
8 基板(如硅半导体基板)
8’ 基板8之加工表面
10 双极晶体管
12 双极晶体管之基极接触点
14 双极晶体管之射极接触点(射极堆栈)
16 极晶体管之集极接触点
20 MOS晶体管
22 MOS晶体管之汲极接触点
24 MOS晶体管之闸极接触点
26 MOS晶体管之源极接触点
30 绝缘层(如BPSG)
32 以接触洞填充材料(如钨)填补之接触洞(CT)
34 具有导体之图样化第一金属平面
36 介电层(绝缘层)ILD(如TEOS)
38 以接触洞填充材料填补之接触洞(VIA-1)
40 具有导体之图样化第二金属平面
用于根据本发明第二方向之较佳实施例：
80 基板(例如硅半导体基板)
80’ 基板80之加工表面
100 极晶体管
120 双极晶体管之基极接触点
140 双极晶体管之射极接触点(射极堆栈)
160 双极晶体管之集极接触点
200 MOS晶体管
220 MOS晶体管之汲极接触点
240 MOS晶体管之闸极接触点
260 MOS晶体管之源极接触点
300 绝缘层(如BPSG)
320 以接触洞填充材料(如钨)填补之接触洞(CT)
340 具有导体之图样化第一金属平面