千兆以太网发送电路中的数模转换器 【技术领域】
本发明属集成电路技术领域，具体涉及一种针对协议要求能对输出波形上升时间和下降时间进行控制的千兆以太网发送电路中数模转换器(DAC)的结构设计。
背景技术
二十一世纪是信息技术高速发展的世纪，网络系统是实现信息快速传播和资源共享的技术先导与物质基础。网络硬件系统主要采用以太网、FDDI网、和ATM网等局域网(LAN)系统技术进行设计，其中ATM网和千兆以太网是今后发展的主要趋势。以太网的发展先后经历了共享型以太网(普通以太网，发送数据速率10Mbps)、交换型以太网、百兆以太网(快速以太网，发送数据速率100Mbps)，以及正在发展的千兆以太网(高速以太网，发送数据速率1000Mbps)。1998年起在网络应用上成功开发了在4对五类非屏蔽双绞线(Cat.5 UTP)上同时双向传输的编码系统和算法，这就是IEEE千兆以太网中的1000Base-T。千兆以太网是对LAN系统产生深远影响的网络应用，它几乎将五类非屏蔽双绞线的理论上的传输带宽用到了极限。与之前的以太网相比，千兆位以太网具有以下多个优点：它的速度比普通以太网快100倍，比快速以太网快10倍；由于采用与快速以太网类似的技术，网络兼容性大增，部署能力更为广泛；具有全双工能力，允许同时接收和发送数据，这样相当于将有效带宽翻倍。因此，当前全世界对千兆以太网地兴趣正在急剧增强。随着千兆以太网的开发、使用与推广，千兆以太网成为网络技术今后的发展方向。
千兆以太网1000Base-T采用由ANSI/TIA/EIA-568-A定义的5类非屏蔽双绞线，提供了半双工(CSMA/CD)和全双工的1000Mb/s的传输速率。它由四对5类非屏蔽双绞线UTP-5来高速并行地传输数据，每对双绞线的传输速率为125MHz。在每个发送时钟周期，输入数字信号TX[7:0]的8bit数据经过PCS子层和PMA子层处理后形成四个模拟波形，以125MHz的速率通过变压器分别送到并行的四对双绞线上，因此当四对双绞线同时传输时，总的数字信息传输速率就为1000Mb/s。发送电路的设计是千兆以太网(Gigabit Ethernet)物理层芯片设计中的一个重要部分，它决定了千兆以太网卡发送信号的波形特性和数据转换特性。
1000Base-T物理层芯片发送电路主要包括两个部分，一个部分是数模转换器(DAC)，将数字信号转换成合适的模拟信号；另一个部分是线缆驱动器，用来给传输线缆提供必要的驱动电流。早期的DAC有多种结构，例如电阻梯度结构、电荷分配型结构、电流分配型结构以及电流驱动型结构。电流驱动型DAC是目前高速DAC的主流结构。在DAC的设计当中，当输入数字信号为Nbit，则输出的可分辨的最多的模拟电平个数为2N个。一般来说，当输出模拟电平从某一级转换到另一级时，要求信号的转换速率越快越好，即输出模拟信号随着输入数字信号的改变，其响应的速度越快越好。但是在IEEE 802.3标准协议当中针对千兆以太网输出波形的变换速率有特别的规定，要求DAC的输出从某一个电平跳变到另外一个电平时，跳变时间(即电平的上升时间或者下降时间)必须控制在4ns±25％以内，即DAC输出信号发生跳变时的过渡时间在3ns～5ns之间，既不能太快，也不能太慢。因此这与以往的DAC设计有所不同，对千兆以太网整个发送电路的设计来说是一个挑战。在目前的一些设计当中，例如百兆以太网的发送电路设计中，也有类似的规定。针对百兆以太网发送电路中电平转换时间的设计，有一些参考文献当中提出了用电容的冲放电时间的长短来控制这个4ns的过渡时间，如J.Everitt，J.Parker，P.Hurst，D.Nack，K.Konda，“A CMOS Transceiver for 10-Mb/s，and100M-b/s Ethernet，”IEEE J.Solid-State Circuits，Vol.33，No.12，December 1998。但是，在现代的CMOS集成电路工艺里面，要得到精度稍高的电容，需要用MIM层来实现电容。但其精度仍然比较低，同时占用芯片面积大，而且冲放电时间很难精确控制。因此这种方法本身存在着难以克服的缺陷。再加上实际电路中还存在其他很多寄生参数，例如寄生电阻，寄生电容，最后得到的结果会与期望值相差很大。
【发明内容】
本发明的目的是提出一种改进的千兆以太网发送电路中的数模转换器(DAC)结构，使其输出模拟电平的转换时间能够被有效控制在3ns～5ns之间。
本发明提出的千兆以太网发送电路中数模转换器，由温度译码模块1、开关锁存器阵列模块2、电流单元阵列模块3和锁相环电路模块4经电路连接构成，其结构见图1所示。本发明所要设计的DAC分辨率为5bit，该数字信号提供给温度译码电路1，通过编码之后输出16bit数字信号，分别送入开关锁存器模块2中进行处理。得到128路数字开关信号，作为电流单元阵列模块3的输入，来控制电流单元的打开或者关闭。锁相环电路模块4为数模转换器提供采样时钟以及用于4ns时序控制所需的一系列时钟。
本发明中，由锁存器阵列2控制的电流单元开关阵列3的电路是经过改进的，能够精确地产生满足802.3协议标准的4ns变换时间。该部分结构模块的具体描述如图2所示。该结构DAC的基本原理是，由温度译码器将输入5bit数字信号进行编码，得到16对输出数字差分信号，即图2所示的Dout[0:15]。开关锁存器阵列模块2和电流单元阵列模块3为由16个相同的开关锁存器及与其对应的8个小电流单元阵列5-20组成，其电流单元的差分输出全部并联在一起。这16对输出数字差分信号分别被送入16个开关锁存器及电流单元阵列模块5-20，控制16个电流单元的打开或者关闭。最后可输出16级大小不同的差分电流，将该电流通过一定的电阻负载，就可以产生16级模拟电平。本发明用在千兆以太网的发送电路中，千兆以太网用四对双绞线并行传送信号，每路发送时钟为125MHz，故发送电路中每个DAC的采样时钟周期为8ns。当输入5bit数字信号发生变化时，差分输出电流就会随之发生变化。为将电流的变化时间控制在4ns，采用如图2所示的结构。当输出差分电流的转换时间为4ns时，其稳定时间为4ns。因此，本发明将采用逐渐递增(或递减)的阶梯波来拟合模拟输出信号的4ns过渡时间。本发明中，锁相环模块4要求为基本时钟为125MHz，能产生16相时钟信号CLK[0:15]，则CLK[0:15]中每相邻两相时钟的相差为0.5ns。设CLK[0:7]为连续的8相时钟，如图3所示。由于每相邻两相时钟相差为0.5ns，则从CLK[0]到CLK[7]的相差正好为4ns。因此可以用这8相时钟去控制开关锁存器阵列。基本方法就是，将16个电流单元中的每一个电流单元再分成8个小电流源，由CLK[0:7]通过开关锁存器去依次控制8个小电流源的打开或者关闭。当8个小电流源全部打开或者关闭时，所需的时间正好是4ns。
本发明针对图2中锁存器阵列和电流源阵列模块5-20的时序控制进行改进，这16个阵列模块结构完全相同，其电流单元的差分输出全部并联在一起，就构成了最终的DAC输出差分电流。下面以图2中开关锁存器及8个小电流源阵列模块5为例给出更具体的描述。采用的电路结构如图4所示。锁存器模块(Latch)1到锁存器8模块完全相同，电流源1到电流源8也完全相同。其中锁存器1-8采用级联的方式，每一级Latch的数字输入信号都是由上一级Latch的数字输出决定，依次采用8相时钟信号CLK[0]～CLK[7]。8个完全相同的电流源采用并联的方式。其中Vbias1和Vbias2为偏置电压，由专门的参考电流源通过镜像产生，用来提供恒定的电流源。当控制8个电流源开关的8个锁存器被时钟信号CLK[0]～CLK[7]依次打开后，差分输出电流呈阶梯状递增。反之，当其被依次关闭时，输出就呈阶梯状递减。以递增为例，图5显示了电路的工作过程。
如图5所示，当DAC模拟输出从一个值VA(设需打开m个电流单元开关)跳变到另一个值VB(设需打开n个电流单元开关，且m＜n)时，在m个已经打开的电流单元基础上，还需要打开(n-m)个电流单元，假设每个电流单元流过电流为Ir，而每个电流单元又被分成8个小电流单元，则每个小电流单元电流大小为在8相时钟CLK[7:0]的控制下，每隔0.5ns输出模拟值就上升(n-m)×Ir8]]>个单位，在4ns后输出稳定，达到VB，如图4-3所示。反之，如果m＞n，则8个小电流源在8相时钟控制下依次关闭，即每隔0.5ns输出模拟值就下降(n-m)×Ir8]]>个单位，在4ns后输出稳定。为避免在信号传输过程中的高频损耗，还需要一个低通滤波器(LPF)将上图的阶梯波平滑。在实际的实现当中，由于电路本身存在较大的寄生电阻和寄生电容，等效于一个低通滤波器，因此不用再专门设计低通滤波器。综上所述，本发明中的DAC总共由16×8个小电流源组成阵列，电流源由专门的偏置镜像电路产生，在8相时钟的时序控制下最终实现4ns的输出模拟信号的变换时间。
【附图说明】
图1为数模转换器构成系统的示意图。
图2为本发明中数模转换器主体部分的示意图。
图3为发送系统所需时钟的时序关系示意图。
图4为满足4ns转换时序的差分电流发生电路框图
图5为产生阶梯波的发送电路工作原理图
图6为通过锁存器的差分输出与未通过锁存器的差分输出比较图
图7为锁存器单元的具体电路图。
图中标号：1为温度译码模块，2为开关锁存器阵列模块，3为电流单元阵列模块，4为锁相环电路模块，5-20为开关锁存器及8个小电流源阵列，21-28为电流源模块，29-36为锁存器模块，37为传输模块，38为正反馈模块，39为锁存单元模块， 40和41为反相器模块，42和43为nMOS晶体管，44和45为p MOS晶体管，46-49为p MOS晶体管，Dout[0:15]为16对输出数字差分信号，CLK[0:15]为16相时钟信号。
【具体实施方式】
下面结合附图进一步描述本发明。
数模转换器由由温度译码器模块1、开关锁存器阵列模块2和电流单元阵列模块3构成，其结构见附图1所示。锁相环模块4为数模转换器的正常工作提供所需的所有时钟信号。按照802.3协议标准中对千兆以太网线缆输出信号的要求，本发明所要实现的具体功能是根据一定的编码规则将输入5bit数字信号转换成16级模拟输出信号，各级模拟信号相互之间转换时，变换时间为4ns。加上在电路设计中存在的各种误差，实际转换时间范围在3ns～5ns之间。如图1所示，5bit数字输入信号首先输入温度译码模块1，根据温度编码规则得到16bit数字信号。加上同时输出每个数字信号的反向信号，实际共输出32bit的数字信号。该16对差分数字信号将被分别送入开关锁存器阵列及电流源阵列中。锁存器最基本的作用是为了减少DAC的短时波形变化glitch。温度编码输出的数字信号通过锁存器进行同步处理后再作为开关信号分别去控制16个电流单元的打开或者关闭。在本发明中，锁存器的功能不仅如此，它还协同锁相环PLL输出的8相时钟信号CLK[0:7]，作为时序控制模块，来控制电流单元的工作过程，实现协议规定的模拟输出信号上升或下降时间转换要求。锁存器阵列输出的正反两相数字信号控制电流单元的差分输入开关，最后输出差分电流。
如附图2所示，从温度译码模块输出的信号需要分别通过16个相同的开关锁存器及8个电流源阵列模块5-20，以模块5为例，该模块由8个级联的相同的锁存器模块29-36和8个并联的相同的电流源模块21-28构成。锁存器模块29的输入数字信号Din和Din_Bar为温度译码输出的某一个bit，以及该bit的非信号。锁存器30-36的输入数字信号为其上一级锁存器模块的输出Do1以及Do1_Bar。锁存器包括两部分的输出，一部分为将温度译码输出的某一个bit及其非信号进行低Glitch处理后产生的一对差分数字信号Do2以及Do2_Bar，作为相应某个电流源的输入；另一对数字差分输出信号Do1以及Do1_Bar通过时钟的时序调整后作为下一级锁存器的输入信号，以此类推。由锁相环产生的相邻相差为0.5ns的八相时钟信号CLK[0]～CLK[7]，如附图3所示，依次也作为这8个锁存器模块29-36时钟端CLK的输入，控制整个电路对时序的要求。电流源除了由锁存器的一对输出数字信号作为开关信号之外，还有两个输入信号Vbias1和Vbias2作为电流源的镜像偏置信号，目的是为了产生一定大小的电流。附图4中列出的是DAC的主要部分，比如偏置电压Vbias1和Vbias2的产生电路图中就没有给出，不过这并不影响通过该图帮助理解DAC电路的工作过程。8个电流源的差分电流输出IA和IB并联在一起，然后如附图4所示，再将16个电流单元的所有差分输出并联在一起，就构成了DAC的最终模拟输出信号。以附图4的锁存器模块29为例，具体描述其电路结构，如附图7所示。锁存器模块29主要包括传输模块37，正反馈模块38，锁存单元模块39以及两个反相器模块40和41。传输模块37由两个完全相同的n沟道MOSFET(nMOS)晶体管42和43构成。nMOS管42和43的源端分别接输入信号Din和Din的反向信号Din_Bar，nMOS管42和43的栅极都接时钟CLK[0]作为传输单元的开关。当时钟CLK[0]为高电平时，传输单元42和43被打开，输入信号Din和Din_Bar分别被传送到nMOS管42和43的漏端DI和DI_Bar。正反馈模块38是由两个完全相同的p沟道MOSFET(pMOS)晶体管44和45构成。pMOS管44和45的源端都接电源VDD，44和45的栅极和漏级交叉耦合，即pMOS管44的栅极接pMOS管45的漏极，45的栅极接44的漏极。同时，pMOS管44的漏端还接nMOS管42的漏端DI，pMOS管45的漏端还接nMOS管43的漏端DI_Bar。当DI从低电平到高电平变化的时候，45管从导通逐渐截止，加速DI_Bar从高电平向低电平转换，这又导致了44管从截止逐渐导通，进一步加速了Din从低电平转换成高电平。反过来当DI_Bar要从高电平变到低电平时该电路也具有同样效果，这就是正反馈单元的工作原理。DI和DI_Bar再分别经过两个完全相同的反相器单元40和41，设反相器模块40的输出为Do1_Bar，反相器模块41的输出为Do1。差分信号对Do1和Do1_Bar作为下一级锁存器模块30的输入信号Din和Din_Bar。
一般来说，由于电流源单元的输入差分数字信号相互间可能有一定的延时，会导致在某个时候差分信号同时为高或同时为低。对由pMOS差分对管构成的电流源单元，当差分信号同时为高时，电流源单元截止；对由nMOS差分对管构成的电流源单元，当差分信号同时为低时，电流源单元截止。电流源单元从截止到再次导通时，由于产生电流的偏置晶体管需要一定的时间进行冲放电，因此电流源流出稳定的差分电流需要一定的延迟，同时产生一定的过冲，也就是上文提到过的所谓的短时波形变化，即Glitch。Glitch严重影响了电流源的动态特性，必须通过设计合适的锁存器单元Latch来抑制Glitch。在Latch的设计中，对由pMOS管构成的电流源，差分输入数字信号在跳变时刻尽可能的同时为低；对由nMOS管构成的电流源，则尽可能的同时为高。目的是为了减小DAC由一个输出模拟信号转换到另一个模拟信号时产生的Glitch。本发明中使用的是由nMOS差分对管构成的电流源，因此Latch的功能是使控制电流源的差分输入数字信号在从高电平到低电平或者从低电平到高电平转换时，其交叉的部分尽可能的同时为高。如附图6所示。因此，在附图7中Latch模块39由4个pMOS管46-49构成。管46和管48的源端都接电源VDD，管47和管49的漏端都接地GND。管46的漏端接管47的源端，48管的漏端接管49的源端。PMOS管46-49的栅极交叉耦合，即管46的栅极接管49的栅极，管47的栅极接管48的栅极。同时反相器40的输出Do1_Bar接管47和管48的公共栅极，反相器41的输出Do1接管46和管49的公共栅极，即反相器40和41输出的差分信号对Do1和Do1_Bar作为Latch单元的输入差分信号对。管46和管48的漏端Do2和Do2_Bar是Latch单元的输出信号，如附图4所示，这两个输出信号将作为下一级电流源模块22的差分输入信号对，控制电流源的打开或者关闭。这样有效降低了glitch对DAC性能的影响。电流源模块21-28的结构也是完全相同的，采用比较传统的结构，具体电路结构可参考S.Huss，M.Mullen，C.Gray，R.Smith，M.Summers，J.Shafer，P.Heron，T.Sawinska，and J.Medero，“A DSP Based 10BaseT/100BaseTX Ethernet Transceiver in a 1.8V，0.18um CMOS Technology，”IEEE Custom Integrated Circuits Conference，pp.135-138，2001.
这种利用8相时钟信号CLK[0:7]依次控制8个级联的锁存单元传输开关结构的电路，产生每隔0.5ns一个阶梯共8个阶梯的阶梯波，然后将最终的差分电流输出通过低通滤波器进行平滑，得到4ns的模拟信号过渡时间。这种结构在工艺上易于实现，而且也能得到较精确的4ns变换时间。因此被千兆以太网发送电路的设计所采用。