薄膜晶体管的结构和制造方法 【技术领域】
本发明有关于一种薄膜晶体管(thin-film transistor；TFT)的结构和制造方法，特别是有关一种有源区域为微晶结构(microcrystalline)的薄膜晶体管结构和制造方法。
背景技术
薄膜晶体管为液晶显示器常用的有源元件(active element)，藉由薄膜晶体管的使用，使得在影像的数据写入期间(address period)，使薄膜晶体管的半导体层成为低电阻状态(ON状态)，将影像数据(image data)传达写入至一电容中进而改变液晶的角度；而在保持期间(sustain period)，能够使半导体层成为高电阻状态(OFF状态)，而将该电容上所储存的影像数据保持一定。
常见的应用于薄膜晶体管平面显示器的薄膜晶体管结构如图1所示，其制造流程如下所述。在基板10上具有一晶体管区，在晶体管区中形成第一金属层，利用第一道光刻蚀刻工艺将第一金属层定义成横向配置的栅极线12。接着于其上方依序沉积绝缘层14、半导体层(通常指非晶硅层，amorphous silicon layer)16、n型掺杂硅层18和第二金属层20，并进行第二道光刻蚀刻工艺，定义晶体管中非晶硅层16、n型掺杂硅层18和第二金属层20的图案，直至暴露出绝缘层14的表面，并在晶体管区外使第二金属层20在基板10上特定位置形成纵向配置的信号线(未图示)。接着，进行第三道光刻蚀刻工艺，以于晶体管区内将第二金属层20和n型掺杂硅层18中定义一沟道(channel)19，并使非晶硅层16的表面暴露于沟道19中，藉以将非晶硅层16与第二金属层20更进一步定义形成源极和漏极电极。
为增加非晶硅薄膜晶体管的载流子在有源区域半导体层的移动速度，现已开发出一种以氢化微晶结构(hydrogenated microcrystalline)的硅(μc-Si:H)作为有源区域半导体层的薄膜晶体管。此种氢化微晶结构的技术具有容易和现有生产线整合的优点，此外在其结构内电子的移动速度也较一般的非晶硅为快。但此种氢化微晶结构技术因为所形成的硅层在顶部具有较大且较完整的结晶结构，也因此，此种氢化微晶结构技术一般较适用在顶部栅极(top-gate)结构地薄膜晶体管。
底部栅极(bottom-gate)结构的薄膜晶体管的沟道区域是半导体层邻接栅极介电层的界面。而此技术所形成的硅结构，在底部尤其是邻接栅极介电层的界面是接近非晶硅的结构，也因此在沟道区域电子移动速度较慢，进而影响薄膜晶体管的效能。
【发明内容】
有鉴于此，为了解决上述问题，本发明的目的在于提供一种薄膜晶体管的制造方法，其在底部栅极结构薄膜晶体管的栅极介电层上进行一离子注入工艺，藉由离子注入工艺改变栅极介电层表面的表面状态例如：表面能量，分子排列结构，或是极性(polarization)，形成排列一致(aligned)的接面，也因此在后续形成微晶结构的半导体层时，可在沟道区域的接面形成具有较整齐结晶排列且结晶颗粒较大的半导体结构，进而增加电子在其中的移动速度，改进薄膜晶体管的效能。
为达成上述目的，本发明提供一种薄膜晶体管的制造方法，包括下列步骤：首先，提供一基板，其中基板上形成有一栅极，及一栅极介电层覆盖栅极及基板。接下来，对栅极介电层进行一离子注入步骤，及形成一半导体层于栅极介电层上。
为达成上述目的，本发明提供一种薄膜晶体管，包括：一基板、一栅极介电层于基板上，其中栅极介电层具有亲硅表面、一半导体层位于栅极介电层上，其中半导体层在邻接栅极介电层的部分为近结晶状结构，另一部分为近非晶状结构。
为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下。
【附图说明】
图1显示现有薄膜晶体管的制造方法；
图2A～2E显示本发明优选实施例薄膜晶体管的制造方法；
图3A和3B显示检验栅极介电层表面状态方法的局部放大图；
图4A、图4B、图4C、图4D显示本发明半导体层的局部放大图。
附图标记说明
现有技术
基板～10； 栅极线～12；
绝缘层～14； 半导体层～16；
n型掺杂硅层～18； 沟道～19；
金属层～20；
本发明技术：
基板～200； 栅极～202；
栅极介电层～204； 离子注入步骤～206；
半导体层～208； SiH3或SiH2分子～210；
沟道区域～212； 掺杂半导体层～220；
导电层～222； 液晶层～302；
长条形液晶分子～304。
【具体实施方式】
实施例
首先，如图2A所示，以一沉积方法，例如溅镀法，形成一栅极层于一基板200上，其基板200优选为一玻璃基板，且其栅极层优选为一金属层，其可由钽(Ta)、钨(W)、钼(Mo)、钛(Ti)、铬(Cr)、铝(Al)或其合金所组成。之后，以一般的光刻蚀刻方法，图形化栅极层，以形成一栅极202于基板200上。
接下来，如图2B所示，以一沉积方法，例如化学气相沉积方法(chemicalvapor deposition)，形成一栅极介电层204覆盖栅极202及基板200，其栅极介电层204优选为择自下列分子所组成的族群：钽的氧化物、钨的氧化物、钼的氧化物、钛的氧化物、铬的氧化物、铝的氧化物、硅的氧化物、硅的氮化物、硅的氮氧化物和其组合。
之后，如图2C所示，对栅极介电层204进行一离子注入步骤206，以改变栅极介电层204表面的表面状态，例如：表面能量，分子排列结构，或是极性(polarization)，形成排列一致(aligned)的接面。其离子注入步骤206可以一次单一角度注入，或是数次不同角度注入。简而言之，其可在一次单一方向注入后，转换一角度再一次进行离子注入206。为使注入的元素不和栅极介电层204产生化学反应，其注入的原子优选为钝性气体的原子，例如：氦、氖、氩、氪或氙。此离子注入步骤206主要目的是改变栅极介电层204表面的状态，其可以使用不同的元素、注入能量、注入角度和掺杂量重复进行试验，并于之后检验栅极介电层206表面的状态。
其检验的方法，可以是形成一液晶层302于栅极介电层204上，藉由显微镜观察液晶层302的长条形液晶分子304为垂直排列，如图3A所示的局部放大图，或是水平排列，如图3B所示的局部放大图，检验栅极介电层204的表面状态是否改变。例如：若是其离子注入206前长条形液晶分子304为垂直排列，离子注入206后长条形液晶分子304改变为水平排列，即可得知其栅极介电层204表面的极性改变，使其上的液晶分子304从倾向垂直排列变更为倾向水平排列。在此需注意的是，其离子注入206的步骤可以是在形成栅极介电层204后，于沉积室内进行离子注入，或是于沉积室外在破真空后进行离子注入206，其目的为找到一栅极介电层204的表面状态的最佳条件以进行后续的有源区域半导体层208的沉积。
接者，如图2D所示，以一例如等离子体化学气相沉积法(PECVD)，形成一半导体层208于栅极介电层204上。其半导体层208可以为硅或锗，优选为在沉积室内通入硅烷(SiH4)和氢气，以Ar为导引进入沉积室辅以等离子体反应，在反应室中将硅烷(SiH4)分解为带有电荷的SiH3和SiH2沉积在栅极介电层上。更优选为一层一层(layer by layer)堆叠的方式形成，以达到微晶化的目的。经由上述的离子注入206步骤，改变栅极介电层204的表面状态，使此步骤形成半导体208，在长晶的过程中，栅极介电层204表面的长条形的SiH3或SiH2分子210由原本长轴倾向垂直于栅极介电层204表面，改变为长轴倾向平行于栅极介电层204表面。简而言之，栅极介电层表面204的状态经由离子注入步骤后，较倾向吸引SiH3和SiH2分子210的硅原子。
如图4A和4B所示，在晶粒成长过程中，若是栅极介电层表面204的SiH3和SiH2分子210长轴倾向垂直于栅极介电层204表面进行沉积，以此为长晶层(seeding layer)所形成的半导体层208，在接近栅极介电层204表面的沟道区域212会形成较接近非晶状的结构。如图4C和4D所示，长轴倾向平行于栅极介电层表面的SiH3和SiH2分子210作为长晶层(seeding layer)所形成的半导体层208，在接近栅极介电层204表面的沟道区域212会形成较接近结晶状(crystalline)且晶格大的结构，有较快的电子移动速率。
接下来，如图2E所示，于半导体层208上方依序沉积掺杂半导体层220和导电层222，并进行光刻蚀刻工艺，定义掺杂半导体层220和导电层222的图案，并在晶体管区外使导电层222在基板上特定位置形成纵向配置的信号线(未图示)。接着，进行光刻蚀刻工艺，以于晶体管区内将导电层22和掺杂半导体层220中定义一沟道224(channel)，以使半导体层208的表面暴露于沟道224中，藉以将半导体层208与导电层222更进一步定义形成源极和漏极电极。
本发明的特征和优点
本发明的特征在于提供一种薄膜晶体管的结构和制造方法，其在底部栅极结构薄膜晶体管的栅极介电层上进行一离子注入工艺，藉由离子注入工艺改变栅极介电层表面的表面状态，例如：表面能量，分子排列结构，或是极性(polarization)，形成排列一致(aligned)的接面，也因此在后续形成微晶结构的半导体层时，可在沟道区域的接面形成具有较整齐结晶排列且结晶颗粒较大的半导体结构，进而增加电子在其中的移动速度，增进薄膜晶体管的效能。
虽然本发明已以优选实施例揭露如上，但是其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围的情况下，可作些许的更动与润饰，因此本发明的保护范围当以所附的权利要求所确定的为准。