12折叠插入结构A/D转换器 本发明涉及将模拟信号转换为数字信号的一种12位折叠插入结构A/D转换器。
现有高速A/D转换器的典型结构一是全并行(flash)结构，二是多级流水线(pipeline)结构；全并行结构的速度和精度及位数很大程度上受限于比较器，通常只能作到8位；多级流水线结构可以达到12位，也是一种较理想的电路结构，转换器的基本单元是每级1.5位的全并行结构。
本发明涉及一种12位折叠插入结构A/D转换器，可与12位多级流水线结构的A/D转换器貔美；就提高速度而言，折叠插入结构A/D更有潜力。
近几年来，在国外有关于六位、八位的flash结构的A/D转换器的报道，但没有采用折叠插入结构的A/D来构成12位A/D转换器的相关报道和产品问世；国内没有第二家做与本发明相同的工作。
鉴于上述因素，本发明的目的是：解决flash结构A/D能达到高速但难于实现精度和逐次比较结构与∑-Δ结构的A/D能实现高精度但在10位以上速度难于突破1MHz的矛盾，采用折叠插入结构A/D转换器的原理，构成高速高位12位A/D转换器。
为实现上述目的，本发明地第1技术方案是根据折叠插入结构原理构成高六位A/D和低七位A/D，可实现很高的转换速率，再采用两步转换的方式构成12位A/D转换器电路。所述A/D转换器电路包括：输入部分，有两个级连的高速跟踪保持放大器，作为转换对象的外部模拟信号以差分信号的形式进入第一个跟踪保持放大器TH1，TH1的输出连接到高六位A/D和第二个跟踪保持放大器TH2的输入；转换部分，有高六位A/D及低七位A/D，高六位A/D对输入模拟信号转换，产生高六位数码，低七位A/D是对输入模拟信号的残差进行转换产生低七位数码；以及残差产生和放大部分，即高六位A/D和低七位A/D之间的衔接部分，由六位D/A转换器和第二个跟踪保持放大器TH2构成减法功能电路，产生输入模拟信号与高六位数码所对应的模拟量之间的差值叫做残差，经残差放大器ra1-5n放大后作为低七位A/D的输入；以及数字延迟和校正部分，有四个级连的六位D-触发器组，有一个七位D-触发器组，一个数字校正电路，高六位A/D及低七位A/D所产生的数码经不同的延迟后进入数字校正电路，最终获得精确的12位数码，通过三态缓冲器输出；以及时序电路，产生九相时钟，控制整个电路工作；以及基准电路，高六位A/D，六位D/A及低七位A/D所需的三组基准电压，由内部基准分别驱动。
在本发明的方案2中，所述第1方案的高六位A/D和低七位A/D均采用折叠插入结构，高六位A/D转换器采用三位“粗位”(六位A/D的高三位)加三位“精位”(六位的A/D低三位)构成；低七位A/D采用三位“粗位”(七位A/D的高三位)加四位“精位”(七位A/D的低四位)构成。
在本发明的方案3中，所述第2方案的“粗位”和“精位”之间的对齐校正，采用一个该电路专用的控制电路，并准确有效控制“粗位”和“精位”对齐校正。
在本发明的方案4中，所述第2方案的高六位A/D及低七位A/D的折叠插入结构采用两次折叠，每次三折。
在本发明的方案5中，所述第1方案的时序电路产生九相时钟，有对称时钟和不交迭时钟，使跟踪/保持放大器实现底版采样技术，使各部分准确地进行分时工作。
在本发明的方案6中，所述第1方案的数字校正电路，对高六位和低七位进行校正，该电路采用同时进位方法来构成，可满足高速A/D的需要。
附图简要说明
附图1是本发明的12位折叠插入结构A/D转换器电路方框图；
附图2是本发明的6位A/D转换器方框图；
附图3是本发明的7位A/D转换器方框图；
附图4是本发明的折叠放大器单元符号图；
附图5“粗位”与“精位”对齐校正电路图
下面，将参照说明书附图详细描述本发明的实施例。
图1是本发明一实施例的高速12位A/D转换器电路方框图，图1中的“ADC6”是高六位A/D转换器，“ADC7”是低七位A/D转换器，均为折叠插入结构，具有flash的速度而大大减少了元器件的数量；图1中的“TH1”是第一个跟踪保持放大器，外部输入的模拟信号以差分信号的形式进入“TH1”，“TH1”的输出连接到高六位A/D和第二个跟踪保持放大器“TH2”的输入，高六位A/D对输入模拟信号转换，产生高六位数码。
图1中“DAC6N”和“DAC6P”是六位D/A的两部分，以适应内部的差分结构，并和“TH2”一起构成减法电路，即将模拟输入电压和高六位所对应的模拟量相减得到残差信号，经残差放大器“ra1-5n”放大32倍后进入“ADC7”，低七位A/D是对放大后的残差进行转换产生低七位数码。
图1中的“D-C”是数字校正电路，在“D-C”和“ADC6”之间有四个级连的六位D-触发器组，将来自“ADC6”的高六位数码延迟四个时钟周期；在“D-C”和“ADC7”之间有一个级连的七位D-触发器组，将来自“ADC7”的低七位数码延迟一个时钟周期；高六位数码和低七位数码经数字校正电路校正后，得到准确的12位数码。
在图1中“ADC6”和“ADC7”之间是减法电路和残差放大器，有如下的连接关系：“DAC6N”的输出端连接第一级残差放大器“ra1-5n”的负端输入，“DAC6P”的输出端连接正端输入；“DAC6N”和“DAC6P”的输入来自“ADC6”的数码信号和“TH2”输入端和输出端的模拟信号；“TH2” 输入和输出负端连接“DAC6N”，“TH2”输入和输出正端连“DAC6P”。“ADC6”输出的数码信号分为两部分，一部分是高三位即“粗位”，高三位的三个负端输出接”DAC6N”，高三位的三个正端输出接”DAC6P”；另一部分是低三位即“精位”，低三位的三个正端输出和三个负端输出同时接“DAC6N”和“DAC6P”；“ra1-5n”中第五级放大器输出接“ADC7”。
图2是本发明的6位A/D转换器电路方框图，图中的“flash”框图是“粗三位”的放大器组，“pre_op_”是“精位”的前置放大器，这两部分有相同的模拟输入，不同的参考电压输入；以六位A/D为例，为了减少器件数量，折叠后还要插入一位，在前端只有五位，对应32个过零点，即对应32个电压小刻度，“精位”的前置放大器的参考电压输入就是32个电压小刻度中的每个小刻度；“粗位”的放大器的参考电压输入就是32个电压刻度中的8个大刻度，每个大刻度等于四个个小刻度，由此可见，“粗位”的全并行(flash)结构与通常的全并行结构不同，对元器件要求降低，因此频率更高；图2中的“fold1-6b”是第一次折叠放大器组的方框图，“fold2-6b”是第二次折叠放大器组的方框图，可在“fold2-6b”中插入一位，也可在“fold1-6b”中插入一位；图2中的“latch_6bfold”是“精位”的锁存组的方框图，“latch_6bflash”是“粗位”的锁存组的方框图，“6bdigital”是“粗位”和“精位”的对齐校正电路框图。另外，图中的各种放大器直流偏置电压，由直流偏置产生电路提供。
图3是本发明的7位A/D转换器电路方框图，与图2相比，方框图的个数和连接方式相同，工作原理相同同，不同的是“精位”对应的前置放大器组，第一次折叠放大器组，第二次折叠放大器组，锁存器组和后面连接的数字校正电路所对应的位数都是四位，而不是三位。图3中的数字校正电路不需要供D/A的引出端。
图4是本发明的折叠放大器单元符号图，因图2和图3所示的折叠插入结构的A/D都采用两次折叠，每次三折，因此必须采用图4所示的折叠放大器，有三对输入，一对输出。
图5是“粗位”与“精位”对齐校正电路图，图5中两个RS触发器组，两个指针码产生电路，分别将来自锁存器的“粗位”与“精位”的数码信号经触发器整形后，变成相对应的指针码；图5中的“msb-2bit”是“粗位”的最低位的特征信息产生电路，图5中的“mux_control”是对齐校正的控制电路，是根据“粗位”的最低位和“精位”最高位及次高位之间存在固有的变化规律而设计的专用电路，其输入来自“msb-2bit”框图的一个输出和“精位”数码的I、Q两端。“msb-2bit”的输出作为两个“粗位”数码切换器“3_input_mux”的输入，控制“粗位”数码与“精位”数码对齐校正，最后采用两个编码器“3b_Encode”将“粗位”数码和“精位”数码编译成二进制码。
本发明的12位A/D转换器采用0.5μm的标准CMOS工艺加工的电路芯片，转换速度已达到50MSPS。
本领域普通技术人员通过阅读本说明书，可以对本申请所提出的技术方案进行各种各样的修改、变化和替换，而基于本发明的这些修改、变化和替换将不脱离本发明的权利要求所要求保护的范围。