CN03146373.8
2003.07.10
CN1567564A
2005.01.19
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有权
授权|||实质审查的生效|||公开
H01L21/768; H01L21/31; H01L21/3205
南亚科技股份有限公司;
陈逸男; 陈宽谋
台湾省桃园县
北京三友知识产权代理有限公司
王一斌
本发明揭示一种金属内连线的制造方法，适用于一半导体基底，此方法包括下列步骤：于该基底表面形成一第一介电层，且该第一介电层具有一开口；顺应性形成一金属层于该第一介电层及该开口中；回蚀刻该金属层以得到两独立的金属导线于该开口相对侧壁；以及形成一第二介电层填入两独立的金属导线间。
1.一种金属内连线的制造方法，适用于一半导体基底，此方法包 括下列步骤： 于该基底表面形成一第一介电层，且该第一介电层具有一开口； 顺应性形成一金属层于该第一介电层及该开口中； 回蚀刻该金属层以得到两独立的金属导线于该开口相对侧壁；以及 形成一第二介电层填入两独立的金属导线间。 2.根据权利要求1所述的金属内连线的制造方法，其中该第一与第 二介电层可相同或不同地为氧化硅、氮化硅、硼磷硅玻璃或四乙氧基硅 酸盐。 3.根据权利要求1所述的金属内连线的制造方法，其中该金属层由 基底向上包括一金属阻障层及一金属导线层。 4.根据权利要求3所述的金属内连线的制造方法，其中该金属阻障 层为氮化钛/钛。 5.根据权利要求3所述的金属内连线的制造方法，其中该金属导线 层为铝或铝合金。 6.根据权利要求1所述的金属内连线的制造方法，其中该金属导线 的线宽介于90nm至110nm之间。 7.根据权利要求1所述的金属内连线的制造方法，其中该金属导线 的线宽与两独立金属导线间的间距的比率大体为1∶1.5。 8.根据权利要求1所述的金属内连线的制造方法，其中形成第二介 电层的步骤包括： 形成第二介电层覆盖第一介电层，并填入两独立的金属导线间；以及 对第一与第二介电层及两金属导线的表面进行平坦化处理。 9.根据权利要求8所述的金属内连线的制造方法，其中该平坦化处 理是以化学机械研磨进行。 10.一种金属内连线的制造方法，此方法包括下列步骤： 提供一半导体基底，且该基底具有两独立的金属插塞； 于该基底表面形成一第一介电层； 于该第一介电层表面定义一开口，其中该开口露出该基底的两独立金 属插塞； 顺应性形成一金属层于该第一介电层及该开口中； 回蚀刻该金属层以得到两独立的金属导线于该开口相对侧壁，且分别 连接该基底的两独立金属插塞；以及 形成一第二介电层填入两独立的金属导线间。 11.根据权利要求10所述的金属内连线的制造方法，其中该第一与第 二介电层可相同或不同地为氧化硅、氮化硅、硼磷硅玻璃或四乙氧基硅 酸盐。 12.根据权利要求10所述的金属内连线的制造方法，其中该金属层由 基底向上包括一金属阻障层及一金属导线层。 13.根据权利要求12所述的金属内连线的制造方法，其中该金属阻障 层为氮化钛/钛。 14.根据权利要求12所述的金属内连线的制造方法，其中该金属导线 层为铝或铝合金。 15.根据权利要求10所述的金属内连线的制造方法，其中该金属导线 的线宽介于90nm至110nm之间。 16.根据权利要求10所述的金属内连线的制造方法，其中该金属导线 的线宽与两独立金属导线间的间距的比率大体为1∶1.5。 17.根据权利要求10所述的金属内连线的制造方法，其中形成第二介 电层的步骤包括： 形成第二介电层覆盖第一介电层，并填入两独立的金属导线间；以及 对第一与第二介电层及两金属导线的表面进行平坦化处理。 18.根据权利要求17所述的金属内连线的制造方法，其中该平坦化处 理是以化学机械研磨进行。
金属内连线的制造方法技术领域本发明是有关于半导体集成电路的制程技术，且特别是有关于一种金 属内连线的制造方法。 背景技术半导体集成电路的制程是极其复杂的过程，目的在于将特定电路所需 的各种电子组件和线路，缩小制作在一小面积基底上。其中，各个组件 必须借由适当的内连导线(interconnect)来作电性连接，方得以发挥所 期望的功能。一般所谓集成电路的金属化制程(metallization)，除了制 作各层导线图案之外，并借助介层窗(contact/via)构造，以作为组件接 触区与导线之间，或是多层导线之间联系的信道。近年来，为配合组件 尺寸缩小化的发展，具有低介电常数(low-k)的有机聚合物材料，已逐渐 被应用来作为金属层间介电层(inter-metal dielectric)，以降低组件 的寄生电容和RC延迟，从而提升集成电路的操作效率。深次微米制程的 发展更突显出某些特定半导体制程技术的重要性，如微影和干式蚀刻等 制程。高精密型曝光仪器和高感光材料的发展已使光阻层上的次微米影 像可以容易地获得，再者，先进干式蚀刻的设备与技术应用于超大规模 集成电路芯片的制造上亦使光阻层上的次微米影像可以精确地描摹至其 下的被蚀刻材。然而，要更缩小半导体芯片的尺寸除了上述先进制程技 术的创新外亦须研发其它特殊制程或结构。 以下先以图式为辅，说明一般习知金属内连线的制程，如图1A所示， 一半导体基底100具有两相邻介层窗插塞102，两插塞的线宽与两插塞的 间距的比率约为1∶1-1.5。于上述半导体基底100上欲形成更上一层的 导线时，会先沉积一金属层104，如图1B所示。上述金属层104由基底 向上分为一第一阻障层、一金属导线层以及一第二阻障层；第一与第二 阻障层的材质通常为氮化钛/钛，而金属导线层通常为铝或铝合金。接着， 如图1C所示，以光阻层106遮盖金属导线的预定位置，对金属层104进 行蚀刻，而得到如图1D所示的两独立金属导线104a。然后，如图1E所 示，在金属导线104a与基底100表面沉积一介电层108。最后，如图1F 所示，以化学机械研磨平坦化处理介电层108表面。 随着半导体制程技术发展，线宽及接触窗的尺寸愈来愈小，微影方面 亦有其极限。上述方法在导线纵宽比(aspect ratio)提高的情形下，深 紫外光光阻无法得到准确清晰的蚀刻边缘，而可能需要再度蚀刻，而这 将导致两金属导线接近基底之处有下切(undercut)的情形(104b)，而可 能产生“倒线”的问题，如图1D′所示。上述问题亟需有效的改善之道。 发明内容本发明的主要目的就是在于提供一种金属内连线的制造方法，上述方 法是改变习知制程顺序，以类似镶嵌方式的概念，先于基底上沉积介电 层，定义出所需两导线宽度的开口，再顺应性沉积一金属层，而后回蚀 刻上述金属层，以得到分别位于开口两侧壁的两独立金属导线。经由本 发明的改良，可避免相邻两高纵宽比的导线发生“倒线”的问题，且由 于所定义的开口宽度为习知方法所需定义者宽三倍以上，对于微影方面 亦较容易达成，制程上更容易进行。 为达成上述的目的，本发明的一型态是提供一种金属内连线的制造方 法，适用于一半导体基底，此方法包括下列步骤：于该基底表面形成一 第一介电层，且该第一介电层表面包括一开口；顺应性形成一金属层于 该第一介电层及该开口中；回蚀刻该金属层以得到两独立的金属导线于 该开口相对侧壁；以及形成一第二介电层填入两独立的金属导线间。 本发明的另一型态是提供一种金属内连线的制造方法，此方法包括下 列步骤：提供一半导体基底，且该基底具有两独立的金属插塞；于该基 底表面形成一第一介电层；于该第一介电层表面定义一开口，其中该开 口露出该基底的两独立金属插塞；顺应性形成一金属层于该第一介电层 及该开口中；回蚀刻该金属层以得到两独立的金属导线于该开口相对侧 壁，且分别连接该基底的两独立金属插塞；以及形成一第二介电层填入 两独立的金属导线间。 附图说明图1A至图1F为一系列剖面图，用以说明习知的金属内连线制程；图 1D′为习知技术可能发生的“倒线”问题； 图2A至图2H为一系列剖面图，是根据本发明的金属内连线制造方法 的实施例制造流程。 符号说明： 100、200-基底与半导体组件 102、202-介层窗插塞 104、208-金属层 104a、104b、208a-金属导线 106、206-光阻层 108-介电层 204-第一介电层 210-第二介电层 207-第一开口 209-第二开口 具体实施方式为了让本发明的上述和其它目的、特征、及优点能更明显易懂，下文 特举若干较佳实施例，并配合附图，作详细说明如下： 本实施例是根据本发明的方法应用在两条相邻介层窗插塞的金属内 连线制程上，详细步骤如下。 如图2A所示，其显示本实施例的起始步骤。标号200的部分，可能 包含数层金属内连线与数个电性上相互连接的半导体组件，如MOS晶体 管、电阻、逻辑组件等，为简化附图起见，半导体基底200中仅显示两 独立介层窗插塞202位置。 接着，如图2B所示，沉积一第一介电层204，其材质可为：电浆氧 化硅、低介电常数旋涂式玻璃(SOG)、四乙氧基硅玻璃(TEOS oxide)、磷 掺杂氧化硅、氟硅玻璃(FSG)、磷硅玻璃(PSG)、高密度电浆所沉积的未 掺杂硅玻璃(HDP-USG)、高密度电浆所沉积的氧化硅(HDP-SiO2)、次压化 学气相沉积法(SACVD)所沉积的氧化硅、以及以臭氧-四乙氧基硅烷 (O3-TEOS)所沉积的氧化硅等。另外，可选择性地在第一介电层204上形 成一抗反射层，其材质可为氮氧化硅，以在后续进行微影成像程序时， 避免光学干扰现象。 然后，如图2C所示，以旋转涂布方法形成一光阻层206覆盖在第一 介电层204表面上，并以一微影成像过程定义出一第一开口207。 如图2D所示，利用上述具有一开口的光阻层206图案作为罩幕，并 借由传统的非等向性蚀刻，例如反应离子蚀刻(reactive ion etching， RIE)以蚀刻第一介电层204，于第一介电层204形成一第二开口209，并 除去光阻层206。 之后，如图2E所示，顺应性形成一金属层208，覆盖第一介电层204 表面与第二开口209底部与侧壁。上述金属层208是包含下层的金属阻 障层与上层的金属导线层。上述阻障层可帮助后续金属的附着并防止其 扩散，对于铝而言，适当的扩散阻障层材料为钛/氮化钛(Ti/TiN)，可以 习知的沉积技术形成，例如化学气相沉积或物理气相沉积。金属导线层 可以溅镀方式(sputtering)沉积铝或铝合金于金属阻障层上，其厚度介 于90-110nm。由图中可知，所形成的金属层不需要填满第二开口209， 因除了位于第二开口209侧壁部位的金属层将作为导线，其它部位的金 属层都将在下一步骤去除。 接下来，如图2F所示，回蚀刻上述金属层208，以除去第二开口209 底部与第一介电层表面的金属层，以得到两条独立的金属导线208a，上 述金属导线208a位于第二开口209相对两侧壁，且分别连接存在基底200 中的两独立介层窗插塞202，且上述金属导线的线宽介于90-110nm。上 述金属导线的线宽与两金属导线的间距的比率约为1∶1.5。 接着，如图2G所示，全面性沉积一第二介电层210，覆盖第一介电 层204表面并填满上述开口209。第二介电层的材质与制程可与第一介电 层相异，但最好相同。 最后，可以化学机械研磨法(CMP)进行平坦化，将原开口处以外的第 二介电层去除，即可得到如图2H所示的结构。 由以上的实施例，本发明金属内连线的方法可具有数项优点。首先， 在0.11μm以下的制程中，若以习知方法制作，由于两独立导线的光阻图 案的间距过小，微影程序将无法达到足够的精确度，而采用本发明方法 时，由于使两独立导线的光阻图案的间距拉宽到习知方法的三倍以上， 微影程序将较容易进行。此外，对于高纵宽比的导线制作而言，本发明 方法中回蚀金属层时，所得到的金属导线有介电层开口的侧壁作为凭借， 亦避免习知方法可能产生金属导线底部的下切而导致“倒线”的问题。
技术领域
本发明是有关于半导体集成电路的制程技术，且特别是有关于一种金 属内连线的制造方法。
背景技术
半导体集成电路的制程是极其复杂的过程，目的在于将特定电路所需 的各种电子组件和线路，缩小制作在一小面积基底上。其中，各个组件 必须借由适当的内连导线(interconnect)来作电性连接，方得以发挥所 期望的功能。一般所谓集成电路的金属化制程(metallization)，除了制 作各层导线图案之外，并借助介层窗(contact/via)构造，以作为组件接 触区与导线之间，或是多层导线之间联系的信道。近年来，为配合组件 尺寸缩小化的发展，具有低介电常数(low-k)的有机聚合物材料，已逐渐 被应用来作为金属层间介电层(inter-metal dielectric)，以降低组件 的寄生电容和RC延迟，从而提升集成电路的操作效率。深次微米制程的 发展更突显出某些特定半导体制程技术的重要性，如微影和干式蚀刻等 制程。高精密型曝光仪器和高感光材料的发展已使光阻层上的次微米影 像可以容易地获得，再者，先进干式蚀刻的设备与技术应用于超大规模 集成电路芯片的制造上亦使光阻层上的次微米影像可以精确地描摹至其 下的被蚀刻材。然而，要更缩小半导体芯片的尺寸除了上述先进制程技 术的创新外亦须研发其它特殊制程或结构。
以下先以图式为辅，说明一般习知金属内连线的制程，如图1A所示， 一半导体基底100具有两相邻介层窗插塞102，两插塞的线宽与两插塞的 间距的比率约为1∶1-1.5。于上述半导体基底100上欲形成更上一层的 导线时，会先沉积一金属层104，如图1B所示。上述金属层104由基底 向上分为一第一阻障层、一金属导线层以及一第二阻障层；第一与第二 阻障层的材质通常为氮化钛/钛，而金属导线层通常为铝或铝合金。接着， 如图1C所示，以光阻层106遮盖金属导线的预定位置，对金属层104进 行蚀刻，而得到如图1D所示的两独立金属导线104a。然后，如图1E所 示，在金属导线104a与基底100表面沉积一介电层108。最后，如图1F 所示，以化学机械研磨平坦化处理介电层108表面。
随着半导体制程技术发展，线宽及接触窗的尺寸愈来愈小，微影方面 亦有其极限。上述方法在导线纵宽比(aspect ratio)提高的情形下，深 紫外光光阻无法得到准确清晰的蚀刻边缘，而可能需要再度蚀刻，而这 将导致两金属导线接近基底之处有下切(undercut)的情形(104b)，而可 能产生“倒线”的问题，如图1D′所示。上述问题亟需有效的改善之道。
发明内容
本发明的主要目的就是在于提供一种金属内连线的制造方法，上述方 法是改变习知制程顺序，以类似镶嵌方式的概念，先于基底上沉积介电 层，定义出所需两导线宽度的开口，再顺应性沉积一金属层，而后回蚀 刻上述金属层，以得到分别位于开口两侧壁的两独立金属导线。经由本 发明的改良，可避免相邻两高纵宽比的导线发生“倒线”的问题，且由 于所定义的开口宽度为习知方法所需定义者宽三倍以上，对于微影方面 亦较容易达成，制程上更容易进行。
为达成上述的目的，本发明的一型态是提供一种金属内连线的制造方 法，适用于一半导体基底，此方法包括下列步骤：于该基底表面形成一 第一介电层，且该第一介电层表面包括一开口；顺应性形成一金属层于 该第一介电层及该开口中；回蚀刻该金属层以得到两独立的金属导线于 该开口相对侧壁；以及形成一第二介电层填入两独立的金属导线间。
本发明的另一型态是提供一种金属内连线的制造方法，此方法包括下 列步骤：提供一半导体基底，且该基底具有两独立的金属插塞；于该基 底表面形成一第一介电层；于该第一介电层表面定义一开口，其中该开 口露出该基底的两独立金属插塞；顺应性形成一金属层于该第一介电层 及该开口中；回蚀刻该金属层以得到两独立的金属导线于该开口相对侧 壁，且分别连接该基底的两独立金属插塞；以及形成一第二介电层填入 两独立的金属导线间。
附图说明
图1A至图1F为一系列剖面图，用以说明习知的金属内连线制程；图 1D′为习知技术可能发生的“倒线”问题；
图2A至图2H为一系列剖面图，是根据本发明的金属内连线制造方法 的实施例制造流程。
符号说明：
100、200-基底与半导体组件
102、202-介层窗插塞
104、208-金属层
104a、104b、208a-金属导线
106、206-光阻层
108-介电层
204-第一介电层
210-第二介电层
207-第一开口
209-第二开口
具体实施方式
为了让本发明的上述和其它目的、特征、及优点能更明显易懂，下文 特举若干较佳实施例，并配合附图，作详细说明如下：
本实施例是根据本发明的方法应用在两条相邻介层窗插塞的金属内 连线制程上，详细步骤如下。
如图2A所示，其显示本实施例的起始步骤。标号200的部分，可能 包含数层金属内连线与数个电性上相互连接的半导体组件，如MOS晶体 管、电阻、逻辑组件等，为简化附图起见，半导体基底200中仅显示两 独立介层窗插塞202位置。
接着，如图2B所示，沉积一第一介电层204，其材质可为：电浆氧 化硅、低介电常数旋涂式玻璃(SOG)、四乙氧基硅玻璃(TEOS oxide)、磷 掺杂氧化硅、氟硅玻璃(FSG)、磷硅玻璃(PSG)、高密度电浆所沉积的未 掺杂硅玻璃(HDP-USG)、高密度电浆所沉积的氧化硅(HDP-SiO2)、次压化 学气相沉积法(SACVD)所沉积的氧化硅、以及以臭氧-四乙氧基硅烷 (O3-TEOS)所沉积的氧化硅等。另外，可选择性地在第一介电层204上形 成一抗反射层，其材质可为氮氧化硅，以在后续进行微影成像程序时， 避免光学干扰现象。
然后，如图2C所示，以旋转涂布方法形成一光阻层206覆盖在第一 介电层204表面上，并以一微影成像过程定义出一第一开口207。
如图2D所示，利用上述具有一开口的光阻层206图案作为罩幕，并 借由传统的非等向性蚀刻，例如反应离子蚀刻(reactive ion etching， RIE)以蚀刻第一介电层204，于第一介电层204形成一第二开口209，并 除去光阻层206。
之后，如图2E所示，顺应性形成一金属层208，覆盖第一介电层204 表面与第二开口209底部与侧壁。上述金属层208是包含下层的金属阻 障层与上层的金属导线层。上述阻障层可帮助后续金属的附着并防止其 扩散，对于铝而言，适当的扩散阻障层材料为钛/氮化钛(Ti/TiN)，可以 习知的沉积技术形成，例如化学气相沉积或物理气相沉积。金属导线层 可以溅镀方式(sputtering)沉积铝或铝合金于金属阻障层上，其厚度介 于90-110nm。由图中可知，所形成的金属层不需要填满第二开口209， 因除了位于第二开口209侧壁部位的金属层将作为导线，其它部位的金 属层都将在下一步骤去除。
接下来，如图2F所示，回蚀刻上述金属层208，以除去第二开口209 底部与第一介电层表面的金属层，以得到两条独立的金属导线208a，上 述金属导线208a位于第二开口209相对两侧壁，且分别连接存在基底200 中的两独立介层窗插塞202，且上述金属导线的线宽介于90-110nm。上 述金属导线的线宽与两金属导线的间距的比率约为1∶1.5。
接着，如图2G所示，全面性沉积一第二介电层210，覆盖第一介电 层204表面并填满上述开口209。第二介电层的材质与制程可与第一介电 层相异，但最好相同。
最后，可以化学机械研磨法(CMP)进行平坦化，将原开口处以外的第 二介电层去除，即可得到如图2H所示的结构。
由以上的实施例，本发明金属内连线的方法可具有数项优点。首先， 在0.11μm以下的制程中，若以习知方法制作，由于两独立导线的光阻图 案的间距过小，微影程序将无法达到足够的精确度，而采用本发明方法 时，由于使两独立导线的光阻图案的间距拉宽到习知方法的三倍以上， 微影程序将较容易进行。此外，对于高纵宽比的导线制作而言，本发明 方法中回蚀金属层时，所得到的金属导线有介电层开口的侧壁作为凭借， 亦避免习知方法可能产生金属导线底部的下切而导致“倒线”的问题。
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本发明揭示一种金属内连线的制造方法，适用于一半导体基底，此方法包括下列步骤：于该基底表面形成一第一介电层，且该第一介电层具有一开口；顺应性形成一金属层于该第一介电层及该开口中；回蚀刻该金属层以得到两独立的金属导线于该开口相对侧壁；以及形成一第二介电层填入两独立的金属导线间。 。
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