低漏电流薄膜晶体管电路.pdf

摘要
申请专利号：	CN03148689.4	申请日：	2003.06.17
公开号：	CN1567422A	公开日：	2005.01.19
当前法律状态：	撤回	有效性：	无权
法律详情：	发明专利申请公布后的视为撤回\|\|\|实质审查的生效\|\|\|公开
IPC分类号：	G09G5/00; H01L29/786	主分类号：	G09G5/00; H01L29/786
申请人：	统宝光电股份有限公司;
发明人：	孟昭宇; 石安
地址：	台湾省新竹科学工业区苗栗县
优先权：
专利代理机构：	北京市柳沈律师事务所	代理人：	陶凤波;侯宇
PDF下载：	PDF下载

内容摘要

本发明提供一种低漏电流薄膜晶体管电路，可降低漏电流且配置较不占据像素面积，使得开口率提高、牛顿环效应减小。该电路包含一第一薄膜晶体管、一数据线及一调整电容。其中第一薄膜晶体管包含一半导体层和一栅极，该半导体层包含一漏极区和一源极区。数据线与第一薄膜晶体管的漏极区连接。调整电容包含一第一电极，该第一电极与第一薄膜晶体管的源极区连接，且调整电容的一部分被数据线覆盖。

权利要求书

1.一种薄膜晶体管电路，包含：
一第一薄膜晶体管，该第一薄膜晶体管包含一半导体层和一栅极，该半
导体层包含一漏极区和一源极区；
一第二薄膜晶体管，该第二薄膜晶体管包含一半导体层和一栅极，该半
导体层包含一漏极区和一源极区，该第二薄膜晶体管的漏极区与该第一薄膜
晶体管的源极区连接；
一数据线，该数据线与该第一薄膜晶体管的漏极区连接；
一储存电容，该储存电容包含一第一电极，该第一电极与该第二薄膜晶
体管的源极区连接，该储存电容包含一第二电极；以及
一调整电容，该调整电容包含一第一电极，该第一电极与该第一薄膜晶
体管的源极区连接，该调整电容的一部分被该数据线覆盖。
2.如权利要求1所述的薄膜晶体管电路，其中该调整电容的第一电极
利用该第一薄膜晶体管的半导体层延长形成。
3.如权利要求2所述的薄膜晶体管电路，其中该半导体层包含一多晶
硅层。
4.如权利要求1所述的薄膜晶体管电路，还包含一共同线，其中该调
整电容包含一第二电极，且该储存电容的第二电极与该共同线连接。
5.如权利要求4所述的薄膜晶体管电路，还包含一栅极线，其中该第
一薄膜晶体管的栅极与该栅极线连接，且该第二薄膜晶体管的栅极与该栅极
线连接。
6.如权利要求1所述的薄膜晶体管电路，该第一薄膜晶体管的栅极与
该第二薄膜晶体管的栅极连接，并形成一L型双栅极。
7.如权利要求1所述的薄膜晶体管电路，其中该调整电容的全部被该
数据线覆盖。

说明书

低漏电流薄膜晶体管电路

技术领域

本发明涉及一种低漏电流薄膜晶体管(thin film transistor；TFT)电路。

背景技术

现今薄膜晶体管被大量应用于显示器(display)方面。然而随着显示器灰
色度标(gray scale)数增加，对于低漏电流(leakage current)的要求愈趋严苛。
可实现低漏电流的电路示意图如图1。可以看到除了一般有的储存电容
116(storage capacitor)外，还多了一个调整电容(adjusting capacitor)106。该调
整电容106位于第一薄膜晶体管102的源极(source)122处。

现有技术中实现该电路的配置俯视图如图2。可以看到其调整电容206
与储存电容216均位于像素(pixel)中。如此调整电容206会占据像素一部分
面积。则开口率(aperture ratio)降低，而使显示器的亮度大幅下降，并且易因
元件反射而产生牛顿环效应(Newton ring effect)。

因此需要一种薄膜晶体管电路，其配置较不占据像素面积，并仍能达到
低漏电流的要求。

发明内容

本发明提供一种能降低漏电流，同时配置较不占据像素面积的薄膜晶体
管电路。

本发明的主要方面是提供一种薄膜晶体管电路，可降低漏电流。

本发明的另一方面是提供一种薄膜晶体管电路，可降低漏电流且配置较
不占据像素面积，使得开口率提高、牛顿环效应减小。

本发明提供一种薄膜晶体管。该电路包含一第一薄膜晶体管、一数据线
(data line)及一调整电容。其中第一薄膜晶体管包含一半导体层和一栅极
(gate)，该半导体层包含一漏极区(drain region)和一源极区(source region)。数
据线与第一薄膜晶体管的漏极区连接。调整电容包含一第一电极，该第一电
极与第一薄膜晶体管的源极区连接，且调整电容的一部分被数据线覆盖，但
不限于此所述。由于调整电容被数据线覆盖，故较不占据像素面积。

其中调整电容的第一电极可利用第一薄膜晶体管的半导体层延长形成。
该半导体层可以是任何能用于构成晶体管的半导体，这里特别是指一多晶硅
(poly-silicon)层。另外该薄膜晶体管电路还包含一共同线(common line)。调
整电容的第二电极与该共同线连接。

本发明所提供的薄膜晶体管电路还包含一栅极线(gate line)、一第二薄膜
晶体管及一储存电容。其中第一薄膜晶体管的栅极与第二薄膜晶体管的栅极
均与栅极线连接。第二薄膜晶体管的漏极区与第一薄膜晶体管的源极区连
接。储存电容的第一电极与第二薄膜晶体管的源极区连接。储存电容的第二
电极则与前述共同线连接。另外第一薄膜晶体管的栅极可与该第二薄膜晶体
管的栅极连接，并形成一L型双栅极，但不限于此所述。

附图说明

为解释本发明的原理，将参照附图并做以下的叙述。其中类似的标记表
示类似的元件：

图1是一低漏电流薄膜晶体管电路示意图；

图2是现有技术实施例配置俯视图；

图3是本发明优选实施例配置俯视图；

图4是沿图3中II-II方向的剖面图；以及

图5是沿图3中III-III方向的剖面图。

附图标记说明

102 第一薄膜晶体管 104 数据线

106 调整电容 112 栅极线

114 第二薄膜晶体管 116 储存电容

118 液晶 120 第一薄膜晶体管的漏极区

122 第一薄膜晶体管的源极区 124 第一薄膜晶体管的栅极

126 第二薄膜晶体管的漏极区 128 第二薄膜晶体管的源极区

130 第二薄膜晶体管的栅极 132 调整电容的第一电极

134 调整电容的第二电极 136 储存电容的第一电极

138 储存电容的第二电极 202 第一薄膜晶体管

206 调整电容 216 储存电容

310 共同线 408 多晶硅层

具体实施方式

参考图1、图3、图4及图5。本发明提供一种薄膜晶体管电路，其电
路示意图如图1。该电路包含一第一薄膜晶体管102、一数据线104及一调
整电容106。其中第一薄膜晶体管102包含一半导体层408(如图4所示)和一
栅极124。该半导体层408包含第一薄膜晶体管102的漏极区120与源极区
122。数据线104与第一薄膜晶体管102的漏极区120连接。调整电容106
的第一电极132则与第一薄膜晶体管102的源极区122连接。其中调整电容
106为降低漏电流而设。

该薄膜晶体管电路还包含一共同线310(如图3所示)。调整电容106的
第二电极134与该共同线310连接。该薄膜晶体管电路还包含一栅极线112、
一第二薄膜晶体管114，以及一储存电容116。本实施例中，第二薄膜晶体
管114的半导体层也是半导体层408。第二薄膜晶体管114包含一栅极130。
半导体层408还包含第二薄膜晶体管114的一漏极区126和一源极区128。
其中第一薄膜晶体管102的栅极124和第二薄膜晶体管114的栅极130均与
栅极线112连接。第二薄膜晶体管114的漏极区126与第一薄膜晶体管102
的源极区122连接。储存电容116的第一电极136与第二薄膜晶体管114的
源极区128连接。储存电容116的第二电极138则与前述共同线310连接。

图3是本发明实现该电路的优选实施例配置俯视图。第一薄膜晶体管
102、数据线104及调整电容106分别如图3所示。该优选实施例与现有技
术不同之处在于，调整电容106并不位于像素中，而全部被数据线104覆盖，
然并不限于该实施例所示。因此调整电容106不占据像素面积，而使开口率
提高、牛顿环效应减小，并仍能降低漏电流。

参考图3，该实施例中第一薄膜晶体管102的栅极124与第二薄膜晶体
管114的栅极130连接，并形成一L型双栅极，然不限于该实施例所示。

图4是沿图3中II-II方向的剖面图。图5是沿图3中III-III方向的剖面
图。可以看到调整电容106位于数据线104之下。其中调整电容106的第一
电极132利用第一薄膜晶体管102的半导体层408延长形成。该半导体层
408可以是任何能用于构成晶体管的半导体，实施例特别是指一多晶硅层。
由图4与图5可以看出在该优选实施例中，无论II-II方向或III-III方向，调
整电容106均全部被数据线104覆盖，但不限于此实施例所示。

上述说明并非对本发明范畴的限制，在不脱离本发明的精神和范围内，
可对上述说明作出各种改变与均等性的安排，本发明的保护范围由权利要求
界定。