控制沟槽顶部尺寸的方法 【技术领域】
本发明涉及一种深沟槽电容器制程，特别涉及一种控制沟槽顶部尺寸的方法。
背景技术
一个动态随机存取内存单元(DRAM cell)是由一个晶体管以及一个电容器所构成，目前的平面晶体管设计是搭配一种深沟槽电容器(deep trenchcapacitor)，将三维的电容器结构制作于半导体硅基底内的深沟槽中，可以缩小记忆单元的尺寸与电力消耗，进而加快其操作速度。
请参阅图1A，其显示传统DRAM单元的深沟槽排列的平面图。应用于折叠位元线(folded bit line)结构中，每一个主动区域中包含有两条字元线WL1、WL2以及一条位元线BL，其中符号DT代表深沟槽，符号CB代表位元接触插塞。
请参阅图1B，其显示传统DRAM单元的深沟槽电容器的剖面示意图。一半导体硅基底10内制作有一深沟槽DT，而深沟槽DT的下方区域制作成为一深沟槽电容器12，其乃由一埋入电极板(buried plate)、一节点介电层(nodedielectric)以及一储存节点(storage node)所构成。
深沟槽电容器12的制作方法如下所述：首先，利用反应性离子蚀刻(RIE)方法，可于p型半导体硅基底10内形成深沟槽DT，然后，经过一重度掺杂氧化物(例如：砷玻璃(ASG))以及高温短时间的退火制程，可使n+型离子扩散至深沟槽DT下方区域，而形成一n+型扩散区14，用来作为深沟槽电容器12的埋入电极板，然后，在深沟槽DT下方区域的内侧壁与底部形成一氮化硅层16，用来作为深沟槽电容器12的节点介电层。接着，在深沟槽DT内沉积一n+型掺杂的第一多晶硅层18，并回蚀(recess)第一多晶硅层18至一预定深度，则可用来作为深沟槽电容器12的储存节点。
完成上述深沟槽电容器12之后，先于深沟槽DT上方区域的侧壁上制作一领型介电(collar dielectric)层20，再于深沟槽DT上方区域内制作一n+型掺杂的第二多晶硅层22，再继续制作一第三多晶硅层24。接着则可进行一浅沟隔离(STI)结构26、字元线WL1、WL2、源/汲极扩散区域28、位元接触插塞CB以及位元线BL等制程。浅沟隔离结构26是用来区分两相邻地DRAM单元。
此外，为了连接深沟槽电容器12以及表面的电晶体，深沟槽DT的顶部开口周围的硅基底10内形成有一埋入带外扩散(buried strap outdiffusion)区域30，亦称之为一节点接合接口(node junction)，其形成方式是由第二多晶硅层22内的n+型离子经由第三多晶硅层24而向外扩散至邻近的硅基底10中。因此，第三多晶硅层24也称为一埋入带(buried strap)24。领型介电层20的目的是使隔绝埋入带外扩散区域30与埋入电极板14之间达到有效的隔绝，以防止此处的漏电流问题危害DRAM单元的保留时间(retention time)。
然而，领型介电层20的传统制作会加大深沟槽DT的顶部开口尺寸，如此会影响主动区域AA与深沟槽DT的重叠容忍度以及埋入带外扩散区域30的分布，特别是，会缩短源/汲极扩散区域28与埋入带外扩散区域30之间的重叠边缘区域L，进而导致埋入带外扩散区域30处发生严重的漏电流，并影响次电压(sub-Vt)的表现。
请参阅图2A至2E，其显示传统领型介电层制程的剖面示意图。如图2A所示，一P型半导体硅基底10已经完成深沟槽电容器12的制作，包含有：一氮化硅垫层32、一深沟槽DT、一n+型扩散区14、一氮化硅层16以及一n+型掺杂的第一多晶硅层18。然后，如图2B所示，去除深沟槽DT上方区域的氮化硅层16并进行第一多晶硅层18的回蚀刻步骤之后，利用氧化方法于硅基底10的暴露表面上长成一第一氧化硅层34，用以覆盖深沟槽DT上方区域的侧壁，可确保n+型扩散区14与后续制作的埋入带外扩散区域30之间的绝缘效果。接着，如图2C所示，利用CVD方式沉积一第二氧化硅层36，再以非等向性干蚀刻方式去除第一多晶硅层18顶部的第二氧化硅层36。
接着，如图2D所示，于深沟槽DT内沉积一n+型掺杂的第二多晶硅层22，并回蚀刻第二多晶硅层22至一预定深度，最后，如图2E所示，利用湿蚀刻方式去除部份第一氧化硅层34以及第二氧化硅层36，直至凸出第二多晶硅层22的顶部，则残留的第一氧化硅层34以及第二氧化硅层36用作一领型介电层20。
不过，由于第一氧化硅层34的氧化成长过程会使一部份的硅基底10转变成为SiO2，因此后续的湿蚀刻步骤会扩张深沟槽DT顶部开口尺寸，进而缩短源/汲极扩散区域28与埋入带外扩散区域30之间的重叠边缘区域L，则愈加恶化漏电流现象与次电压(sub-Vt)的表现。虽然第一氧化硅层34的制作是造成深沟槽DT顶部开口扩大的最主要因素，但是第一氧化硅层34的氧化成长步骤是相当重要的，若是省略此步骤或是缩小第一氧化硅层34的厚度，则将导致n+型扩散区14与埋入带外扩散区域30之间发生更严重的接合面漏电问题。因此，在必须进行第一氧化硅层34的氧化成长步骤的前提之下，如何改善领型介电层制程以避免扩大深沟槽DT的顶部开口尺寸，是当前亟需探究的重点。
【发明内容】
本发明的目的在于提供一种控制沟槽顶部尺寸的方法，通过形成一牺牲层于带外扩散区域以外的深沟槽侧壁上，以有效防止深沟槽的顶部尺寸在后续蚀刻制程中快速扩大。
为达成上述目的，本发明提供一种控制沟槽顶部尺寸的方法，包括下列步骤：提供一包括一沟槽之基板并形成导电层填入部分该沟槽，形成一间隔层填入部分该沟槽，其间隔层位于导电层上，接着，形成一牺牲层于间隔层上的沟槽侧壁，之后，移除间隔层以露出导电层上的沟槽侧壁，以及氧化牺牲层和露出之沟槽侧壁。
为达成上述目的，本发明提供另一种控制沟槽顶部尺寸的方法，包括下列步骤：提供包括一沟槽的基板并形成导电层填入部分该沟槽，形成间隔层填入部分该沟槽，其间隔层位于导电层上，接着，形成一遮蔽层于间隔层上的沟槽侧壁，之后，移除间隔层，露出导电层上的沟槽侧壁，并以遮蔽层为氧化罩幕，以氧化露出的沟槽侧壁。
本发明的特征在于在埋入带外扩散区域的沟槽侧壁表面形成牺牲层，其可以缩减深沟槽DT顶部开口区域大小，因此在成长第一氧化硅层时，其会成长在牺牲层上及其以外的硅基底暴露沟槽侧壁表面上。则后续的湿蚀刻步骤不会扩张深沟槽DT顶部开口尺寸。
本发明的另一特征在于在埋入带外扩散区域的沟槽侧壁表面形成一遮蔽层，其可以抑制其本身与深沟槽顶部开口周围的硅基底转变成为SiO2，故可使后续成长的氧化硅层选择性地成长于埋入带外扩散区域以外的硅基底表面上，则其后的湿蚀刻步骤不会扩张深沟槽DT顶部开口尺寸。
本发明控制沟槽顶部尺寸的方法能防止源/汲极扩散区域与埋入带外扩散区域之间的重叠边缘区域缩短，进而有效防止漏电流现象并改善次电压(sub-Vt)的表现。
【附图说明】
图1A显示传统DRAM单元的深沟槽排列的平面图。
图1B显示传统DRAM单元的深沟槽电容器的剖面示意图。
图2A显示传统领型介电层制程的剖面示意图。
图2B显示传统领型介电层制程的剖面示意图。
图2C显示传统领型介电层制程的剖面示意图。
图2D显示传统领型介电层制程的剖面示意图。
图2E显示传统领型介电层制程的剖面示意图。
图3A显示本发明第一实施例的制程剖面示意图。
图3B显示本发明第一实施例的制程剖面示意图。
图3C显示本发明第一实施例的制程剖面示意图。
图3D显示本发明第一实施例的制程剖面示意图。
图3E显示本发明第一实施例的制程剖面示意图。
图3F显示本发明第一实施例的制程剖面示意图。
图3G显示本发明第一实施例的制程剖面示意图。
图3H显示本发明第一实施例的制程剖面示意图。
图3I显示本发明第一实施例的制程剖面示意图。
图3J显示本发明第一实施例的制程剖面示意图。
图3K显示本发明领型介电层制程所应用的DRAM单元的剖面示意图。
图4A显示本发明第二实施例的制程剖面示意图。
图4B显示本发明第二实施例的制程剖面示意图。
图4C显示本发明第二实施例的制程剖面示意图。
图4D显示本发明第二实施例的制程剖面示意图。
图4E显示本发明第二实施例的制程剖面示意图。
图4F显示本发明第二实施例的制程剖面示意图。
图4G显示本发明第二实施例的制程剖面示意图。
符号说明
WL1、WL2-字元线；BL-位元线；DT-深沟槽；
CB-位元接触插塞；10-半导体硅基底；12-深沟槽电容器；
14-n+型扩散区；16-氮化硅层；18-第一多晶硅层；
20-领型介电层；22-第二多晶硅层；24-第三多晶硅层；
26-浅沟隔离结构；28-源/汲极扩散区域；30-埋入带外扩散区域；
L-重叠边缘区域；32-氮化硅垫层；34-第一氧化硅层；
36-第二氧化硅层。
340、440-半导体基板；342、442-深沟槽电容器；
344、444-n+型扩散区；346、446-氮化硅层；348、448-导电层；
349、349a、449、449a-间隔层；350-领型介电层；
351、351a、351b、451-第一氧化硅层；352、452-垫层；
353、453-第二氧化硅层；354、454、354a、454a-牺牲层；
358-上部导电层；360-顶部导电层；362-埋入带外扩散区域；
364-浅沟隔离结构；366-源/汲极扩散区域；字元线-WL1、WL2；
位元线-BL；深沟槽-DT；位元接触插塞-CB。
【具体实施方式】
为了让本发明的目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下：
请参阅图3A至3J，其显示本发明控制沟槽顶部尺寸的方法的第一实施例的制程剖面图。
首先提供一半导体基板340，其半导体基板可以是单晶硅基板，且其内部已经完成一深沟槽电容器342的制作，其包含有一埋入电极板344、一节点介电层346以及一储存节点348，且埋入电极板348是做为下电极，储存节点346是做为上电极。深沟槽电容器342的制作方法如下所述：以一p型半导体硅基板340为例，通过一垫层352的图案以及反应性离子蚀刻(RIE)方法，可于硅基板340内形成一深沟槽DT，其深度为5000nm-9000nm，垫层352的材质可为氮化硅。
然后，通过一重度掺杂氧化物(例如：砷玻璃(ASG))以及高温短时间的退火制程，可使n+型离子扩散至深沟槽DT下方区域，而形成一n+型扩散区344，用来作为电容器的埋入电极板。然后，于深沟槽DT的内侧壁与底部形成氮化硅层346，再于深沟槽DT内沉积一n+型掺杂的导电层348，其导电层可以是多晶硅，并将导电层348回蚀刻至使其导电层表面低于硅基板表面600nm-1400nm的深度。如此一来，残留的导电层348用作电容器上电极，而夹设于n+型扩散区344以及导电层348之间的氮化硅层346则用作电容器的节点介电层。
然后，如图3B所示，移除导电层上的节点介电层。坦覆性的沉积一间隔层349于沟槽中及基板上，其间隔层可以是由四乙氧基硅烷(TEOS)为硅源的二氧化硅所组成。如图3C所示，回蚀刻以移除基板表面的间隔层349，且回蚀刻沟槽中的间隔层349a使其表面低于半导体基板表面1200-1800nm。接下来，如图3D所示，顺应性的沉积一层厚度为20-70nm的牺牲层354，其牺牲层可以是非晶硅，且其沉积方法为化学气相沉积法(CVD)。其后，如图3E所示，以一非等向性蚀刻法，例如反应离子蚀刻法(RIE)或是以氯(CI)为主要蚀刻剂的干蚀刻制程，蚀刻位于间隔层及半导体基板表面的牺牲层，以使牺牲层354a形成于间隔层上的沟槽侧壁。
其后，如图3F所示，以一蚀刻方法移除间隔层349a，其蚀刻方法可以是一含氢氟酸(HF)溶液的湿蚀刻法。移除间隔层后，露出导电层上的沟槽侧壁，接着，如图3G所示，利用氧化方法于硅基板340的暴露沟槽侧壁上成长一第一氧化硅层351，用以保护深沟槽DT上方区域的侧壁，可确保n+型扩散区344与后续制作的埋入带外扩散区域之间的绝缘效果。特别注意的是，由于前述步骤完成的牺牲层354a可以缩减深沟槽DT顶部开口区域大小，因此在成长第一氧化硅层351时，其会成长在牺牲层354a上(351a)及其以外的硅基底340暴露沟槽侧壁表面上(351b)。
接着，如图3H所示，利用CVD或其它沉积方式，于深沟槽内沉积一第二氧化硅层353，再以非等向性蚀刻方式去除位于导电层348顶部的第二氧化硅层353，接着，如图3I所示，于深沟槽内沉积一n+型掺杂的上部导电层358，并回蚀刻层上部导电层358至一预定深度，使其表面低于半导体基板表面。
最后，如图3J所示，利用湿蚀刻方式去除部份位于牺牲层表面的第一氧化硅层351以及第二氧化硅层353，直至凸出上部导电层358的顶部，并使第一氧化硅层351以及第二氧化硅层353的顶部切齐，则残留在深沟槽上方区域侧壁的第一氧化硅层351以及第二氧化硅层353用作一领型介电层350。
请参阅图3K，其显示本发明领型介电层制程所应用的DRAM单元的剖面示意图，完成上述领型介电层350制程之后，后续则可进行一顶部导电层360(亦称为一埋入带360)、一埋入带外扩散区域362、一浅沟隔离(STI)结构364、一字元线WL1、WL2、一源/汲极扩散区域366、一位元接触插塞CB以及一位元线BL等制程。这些制程不属于本发明技术特征，故于此省略说明。
请参阅图4A至图4G，其显示本发明的第二实施例的制程剖面图。
首先提供一半导体基板440，其半导体基板可以是单晶硅基板，其内部已经完成一深沟槽电容器442的制作，包含有一埋入电极板、一节点介电层以及一储存节点，其埋入电极板做为下电极且储存节点做为上电极。深沟槽电容器442的制作方法如下所述：以一p型半导体硅基板440为例，通过一垫层452的图案以及反应性离子蚀刻(RIE)方法，可于硅基板440内形成一深沟槽，其深度为5000nm-9000nm。垫层452的材质可为氮化硅，然后，通过一重度掺杂氧化物(例如：砷玻璃(ASG))以及高温短时间的退火制程，可使n+型离子扩散至深沟槽DT下方区域，而形成一n+型扩散区444，用来作为电容器的埋入电极板。
然后，于深沟槽的内侧壁与底部形成氮化硅层446，再于深沟槽内沉积一n+型掺杂的导电层448，其导电层可以是多晶硅，并将导电层448回蚀刻至一预定深度，使其导电层表面低于硅基板表面600nm-1400nm的深度。如此一来，残留的导电层448用来作电容器的上电极，而夹设于n+型扩散区444以及导电层448之间的氮化硅层446则是用作电容器的节点介电层。
如图4B所示，移除导电层上的节点介电层，然后，坦覆性的沉积一间隔层449于沟槽中及基板上，其间隔层可以是由四乙氧基硅烷(TEOS)为硅源的二氧化硅所组成。如图4C所示，回蚀刻间隔层449a以移除基板表面的二氧化硅，且回蚀刻沟槽中的间隔层使其表面低于半导体基板表面1200-1800nm。接下来，如图4D所示，顺应性的沉积一层厚度为20-70nm的遮蔽层454，其遮蔽层可以是氮化硅，且其沉积方法为化学气相沉积法(CVD)。
其后，如图4E所示，以一非等向性蚀刻法，例如反应离子蚀刻法(RIE)或是以氯(CL)为主要蚀刻剂的干蚀刻制程，蚀刻位于间隔层及半导体基板表面的遮蔽层，以使遮蔽层454a形成于间隔层之上的沟槽侧壁。如图4F所示，以一蚀刻方法移除间隔层449a，其蚀刻方法可以是一含氢氟酸(HF)溶液的湿蚀刻法，移除间隔层后，露出该导电层上的沟槽侧壁。
接着，如图4G所示，利用氧化方法于硅基板440的暴露沟槽侧壁上成长一第一氧化硅层451，用以保护深沟槽DT上方区域的侧壁，可确保n+型扩散区444与后续制作的埋入带外扩散区域之间的绝缘效果。特别注意的是，由于前述步骤完成的遮蔽层454a可以抑制其本身与深沟槽DT顶部开口周围的硅基底440转变成为SiO2，因此第一氧化硅层451仅会成长在遮蔽层454a以外的硅基底440暴露表面上，其后续的步骤与本发明的第一实施例相同，请参照图3H-3J。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，本领域的技术人员所作的修改和润饰是可以的，但任何不脱离本发明的精神所作的修改，均落入本发明的保护范围。