在芯片上植设导电凸块的半导体封装件及其制法 【技术领域】
本发明是关于一种半导体封装件及其制法，特别是关于一种不需要芯片承载件的半导体封装件，以及制造该半导体封装件的方法。
背景技术
半导体封装件是一种承载至少一集成电路组件例如半导体芯片、且通常利用封装树脂包覆并保护芯片的结构。半导体封装件的尺寸往往较为轻薄短小，因而开发出一种芯片级封装件(chip scale package，CSP)，其特征在于这种CSP结构仅具有与芯片尺寸相等或略大的尺寸。
美国专利第5,892,179、6,103,552、6,287,893、6,350,668及6,433,427号案即是一种传统的CSP结构，是直接在芯片上形成增层(build-uplayers)，无需使用芯片承载件例如基板或导线架等，且利用重布线(RDL，redistribution layer)技术将芯片上的焊垫重新配至需要的位置。如图5所示，这种CSP结构具有多个形成于芯片10的作用表面(activesurface)100上的增层，包括：一介电层(dielectric layer)11，敷设于芯片10的作用表面100上并开设有多条贯孔110，使芯片10上的焊垫101借该贯孔110外露；以及多条导电迹线12，形成于该介电层11上并电性连接至芯片10上外露的焊垫101。该导电迹线12上可敷设一拒焊剂层(solder mask layer)13，并借多个贯穿该拒焊剂层13的开孔130，使导电迹线12的预定部分外露与焊球14焊连，该焊球14是作为与外界装置(图未标)电性连接的输入/输出(input/output，I/O)端。因此，利用导电迹线12使与之连接的焊垫101重新配至与焊球14相接的位置，使焊垫101借导电迹线12与焊球14成电性连接关系。换言之，当芯片上地焊垫布设于周边(peripheral)部位或呈不等距(uneven pitch)排列时，能够利用重布线技术使该周边或不等距排列的焊垫，借导电迹线重新配至预定用以接置焊球且呈数组式(array)排列的位置，使后续形成于该预定位置上的呈数组排列的焊球(即所谓″球栅阵列″)借导电迹线与焊垫电性连接。
然而上述CSP结构的缺点在于，重布线技术的施用或布设于芯片上的导电迹线，往往受限于芯片的尺寸或其作用表面的面积大小，尤其当芯片的集成度提升且芯片尺寸日趋缩小的情况下，芯片甚至无法提供足够或更多的表面区域，以安置较多或更多数量的焊球，供有效地与外界电性连接之用。
有鉴于此，美国专利第6,271,469号案的另一种在芯片上形成增层的封装结构，能够提供较为充足或较多的表面区域以承载较多或更多的输入/输出端或焊球。如图6所示，这种封装结构利用一封装胶体15遮覆住芯片10的非作用表面102及侧面103，使芯片10的作用表面100外露且与封装胶体15的表面150齐平。然后，敷设一第一介电层16于芯片10的作用表面100及封装胶体15的表面150上，并利用激光钻孔(laser drilling)技术开设多个贯穿该第一介电层16的贯孔160，借以露出芯片10上的焊垫101。接着，形成多条导电迹线12(下称″第一导电迹线″)于该第一介电层16，并使第一导电迹线12与外露的焊垫101电性连接。而后，于该第一导电迹线12上敷设一第二介电层17，并开设多个贯穿第二介电层17的贯孔170，以借该贯孔露出第一导电迹线12的预定部分，再于该第二介电层17上形成多条第二导电迹线18，使第二导电迹线18与第一导电迹线12的外露部分电性连接。最后，在第二导电迹线18上敷设拒焊剂层13，使第二导电迹线18的预定部分借拒焊剂层13的开孔130外露而与焊球14焊连。因此，用以包覆芯片10的封装胶体15的表面150，能够提供比芯片10作用表面100大的表面区域，因而能安置较多焊球14以有效与外界电性连接。
然而，上述封装结构的缺点在于，当使用激光钻孔技术开设贯穿第一介电层的贯孔，露出芯片上的焊垫时，芯片上的焊垫被第一介电层遮覆，使激光通常难以准确地辨认出焊垫的位置，因而无法使开设的贯孔精确地对应至焊垫的位置；由于芯片上的焊垫无法完全露出，故难以确保导电迹线与焊垫间的电性连接品质，使制成品的优良率及可靠性受损。同时，在芯片及封装胶体上敷设第一介电层并利用激光钻孔技术开设贯孔会增加成本及工序的复杂性，且该第一介电层与芯片及封装胶体具有不同的热膨胀系数(CTE，coefficient of thermalexpansion)，故在高温环境或热循环(thermal cycle)下，第一介电层与芯片及封装胶体会产生不同的热应力(thermal stress)，使其间的界面(interface)发生分层(delamination)，从而降低制成品的品质及可靠性。
因此，如何提供一种半导体封装件，能确保导电迹线与焊垫间的电性连接品质并提升制成品的优良率及可靠性，实为一重要课题。
【发明内容】
为克服上述现有技术的缺点，本发明的目的在于提供一种在芯片上植设导电凸块的半导体封装件及其制法，该制法是在芯片的焊垫上形成多个导电凸块(conductive bump)以突显出焊垫的位置，从而能确保导电迹线与焊垫间的电性连接品质，改善制成品的优良率及可靠性(reliability)。
本发明的另一目的在于提供一种在芯片上植设有导电凸块的半导体封装件及其制法，它无需在芯片上敷设介电层及利用激光技术开设贯穿介电层的贯孔，以借该贯孔露出芯片上的焊垫，故能降低成本及简化工序。
本发明的又一目的在于提供一种在芯片上植设导电凸块的半导体封装件及其制法，它无需在芯片上及用以包覆芯片的封装胶体上敷设介电层，故能够避免介电层与芯片及封装胶体之间因热膨胀系数(CTE，coefficient of thermal expansion)不同而产生分层(delamination)。
为达成上述及其它目的，本发明的一种在芯片上植设导电凸块的半导体封装件包括：至少一芯片，具有一作用表面及一相对的非作用表面，并在该作用表面上形成有多个焊垫，且该非作用表面外露出该封装胶体；多个导电凸块，分别形成于该芯片的焊垫上，且该导电凸块选自焊锡凸块、高铅含量焊锡凸块、金质焊块、及金质栓块所组成的组群；一封装胶体，用以包覆该芯片及导电凸块，并使该导电凸块的端部外露出该封装胶体且与该封装胶体的一表面齐平；多条第一导电迹线，形成于该封装胶体的表面上并电性连接至该导电凸块的外露端部；一拒焊剂层，敷设于该第一导电迹线上并开设有多个开孔，使该第一导电迹线的预定部分借该开孔外露；以及多个焊球，分别形成于该第一导电迹线的外露部分上。
上述半导体封装件还包括：至少一介电层及多条形成于该介电层上的第二导电迹线，该介电层及第二导电迹线夹设在该第一导电迹线与拒焊剂层之间，使该介电层敷设于该第一导电迹线上并开设有多条贯孔，使该第一导电迹线的预定部分借该贯孔外露，从而与该第二导电迹线电性连接，并使该拒焊剂层敷设于该第二导电迹线上，并借其开孔外露出该第二导电迹线的预定部分，使该多个焊球分别形成于该第二导电迹线的外露部分上。
上述半导体封装件的制法包括下列步骤：制备一晶圆，由多个芯片构成，各该芯片具有一作用表面及一相对的非作用表面，并于该作用表面上形成有多个焊垫；分别形成多个导电凸块于各该芯片的焊垫上；切割该晶圆以形成多个单离的芯片，各该芯片具有多个导电凸块，其中，该导电凸块是选自焊锡凸块、高铅含量焊锡凸块、金质焊块、及金质栓块所组成的组群；提供一载具，用以承载该多个芯片，并使各该芯片借其导电凸块接置于该载具的一表面上，其中，该载具是一胶片；形成一封装胶体于该载具的表面上，用以包覆该多个芯片与导电凸块；进行一研磨步骤以研磨该封装胶体与导电凸块端部齐平的表面，并磨除遮覆住该芯片的非作用表面的封装胶体部分，外露出该芯片的非作用表面。移除该载具，使该导电凸块的端部外露出该封装胶体且与该封装胶体的一表面齐平；形成多条导电迹线于该封装胶体的表面上，并使该导电迹线电性连接至该导电凸块的外露端部；敷设一拒焊剂层于该导电迹线上，并开设多个贯穿该拒焊剂层的开孔，使该导电迹线的预定部分借该开孔外露；分别形成多个焊球于该导电迹线的外露部分上；以及切割该封装胶体，形成多个具有单离的芯片的半导体封装件。
本发明的半导体封装件的制法还可通过下列步骤完成：制备一晶圆，由多个芯片构成，各该芯片具有一作用表面及一相对的非作用表面，并于该作用表面上形成有多个焊垫；分别形成多个导电凸块于各该芯片的焊垫上；切割该晶圆以形成多个单离的芯片，各该芯片具有多个导电凸块，其中该导电凸块是选自焊锡凸块、高铅含量焊锡凸块、金质焊块、及金质栓块所组成的组群；提供一载具，用以承载该多个芯片，并使各该芯片借其导电凸块接置于该载具的一表面上，其中，该载具是一胶片；形成一封装胶体于该载具的表面上，用以包覆该多个芯片与导电凸块；进行一研磨步骤以研磨该封装胶体与导电凸块端部齐平的表面；移除该载具，使该导电凸块的端部外露出该封装胶体且与该封装胶体的一表面齐平；形成多条第一导电迹线于该封装胶体的表面上，并使该第一导电迹线电性连接至该导电凸块的外露端部；敷设至少一介电层于该第一导电迹线上，并开设多个贯穿该介电层的贯孔，使该第一导电迹线的预定部分借该贯孔外露；形成多条第二导电迹线于该介电层上，并使该第二导电迹线电性连接至该第一导电迹线的外露部分；敷设一拒焊剂层于该第二导电迹线上，并开设多个贯穿该拒焊剂层的开孔，使该第二导电迹线的预定部分借该开孔外露；分别形成多个焊球于该第二导电迹线的外露部分上；以及切割该封装胶体，以形成多条具有单离的芯片的半导体封装件。
上述半导体封装件是先于芯片的焊垫上植设多个导电凸块，然后借一封装胶体包覆芯片并使导电凸块的端部外露出该封装胶体，使后续增层能够形成于该外露的端部上。
综上所述，这种结构的优点在于，导电凸块的外露端部能够突显出芯片上焊垫的位置，使其易于识别，使后续形成于封装胶体上的导电迹线能够借导电凸块良好地电性连接至焊垫，从而改善制成品的优良率及可靠性。现有技术是需要先在芯片及封装胶体上形成一介电层，再利用激光钻孔技术开设多个贯穿该介电层的贯孔，以借该贯孔露出芯片上的焊垫，因此，与现有技术比较，本发明的半导体封装件则无需使用介电层及激光钻孔技术，故能降低成本并简化工序，且芯片上的焊垫不会被介电层所遮覆，能避免因激光难以准确地识别出焊垫位置而无法使焊垫精确或完整地外露，从而影响焊垫与导电迹线间电性连接品质等问题，且无需在芯片及封装胶体上敷设介电层，还能克服现有技术中因介电层与芯片及封装胶体的热膨胀系数及产生的热应力不同，而易在其间的界面造成分层等缺点。
【附图说明】
图1是本发明的实施例1半导体封装件的剖视图；
图2A至图2H是图1的半导体封装件的制造过程步骤示意图；
图3是本发明的实施例2半导体封装件的剖视图；
图4是本发明的实施例3半导体封装件的剖视图；
图5是一现有半导体封装件的剖视图；以及
图6是另一现有半导体封装件的剖视图。
【具体实施方式】
以下即配合图1、图2A至图2H、图3及图4详细说明本发明的半导体封装件及其制法的实施例。
实施例1
如图1所示，本发明的半导体封装件包括：至少一芯片20，具有一作用表面200及一相对的非作用表面201，并于该作用表面200上形成有多个焊垫202；多个导电凸块21，分别形成于芯片20的焊垫202上；一封装胶体22，用以包覆芯片20及导电凸块21，并使导电凸块21的端部210外露出封装胶体22；多条导电迹线23，形成于封装胶体22上并电性连接至导电凸块21的外露端部210；一拒焊剂层24，敷设于导电迹线23上并开设有多个开孔240，使导电迹线23的预定部分借该开孔240外露；以及多个焊球25，分别形成于导电迹线23的外露部分上。
上述半导体封装件可以按照图2A-2H所示的工序步骤制得。
首先，如图2A所示，制备一晶圆2，其由多个芯片20构成，各芯片20具有一作用表面200及一相对的非作用表面201，并在各芯片20的作用表面200上形成有多个焊垫202。接着，进行一焊块或栓块形成(bumping or stud bumping)步骤，以在芯片20的各焊垫202上形成一导电凸块21，该导电凸块21可以是焊锡凸块(solder bump)、高铅含量焊锡凸块(high lead solder bump)、金质焊块(gold bump)、或金质栓块(gold stud bump)等。
接着，如图2B所示，进行一切单(singulation)作业，切割晶圆2以形成多个单离的芯片20，各芯片20具有多个导电凸块21。
如图2C所示，提供一载具26，例如一胶片(tape)，用以承载该多个芯片20，该载具26的一表面260上可定义出多个封装单元261，以使至少一芯片20借其导电凸块21接置于各封装单元261上。
然后，进行一模压(molding)工序，利用一现有树脂材料(例如环氧树脂等)形成一封装胶体22于载具26的表面260上，以包覆所有载接在载具26上的芯片20与导电凸块21。
如图2D所示，将载具26自封装胶体22上移除或剥离，从而使触接载具26的导电凸块21的端部210外露出封装胶体22，且大致与该封装胶体22的一表面220齐平。
同时，如图2E所示，可选择性地进行一研磨(grinding，例如机械研磨)步骤，以研磨该封装胶体22大致与导电凸块21端部210齐平的表面220，能确实露出导电凸块21的端部210，并确保该端部210确与封装胶体22的表面220齐平及该表面220的平面度(planarity)，以便进行后续工序，以在外露的导电凸块21端部210上形成增层(build-uplayer)，封装胶体22的表面220也提供较多的表面区域(与芯片20的作用表面200相比)，以供后续形成增层及更多数量的输入/输出(input/output，I/O)端(图未标)之用。
接着，如图2F所示，利用现有例如光微影(photolithography)技术，在封装胶体22的表面220上形成多条导电迹线23，且使各导电迹线23与至少一导电凸块21的外露端部210电性连接，因此，芯片20上的焊垫202能够利用导电凸块21及导电迹线23重新配(redistribution)至所欲位置，例如与后续输入/输出端(图未标)电性导接的位置；该导电迹线23是用一例如铜、铝、或其合金等的导电材料制成。
如图2G所示，形成导电迹线23于封装胶体22上后，再敷设一拒焊剂层24于该导电迹线23上，并开设多个贯穿拒焊剂层24的开孔240，使导电迹线23的预定部分借该开孔240外露，该导电迹线23的外露部分可为终端部位(terminal)。
然后，进行一现有的丝网印刷(screen printing)作业，在各导电迹线23的外露部分(终端)上形成一焊球25，该焊球25作为半导体封装件的输入/输出端，使芯片20借之与外界装置(图未标，如印刷电路板等)成电性连接关系。
最后，如图2H所示，进行一切单作业，切割封装胶体22，以形成多个具有单离芯片20的半导体封装件。
上述半导体封装件是先于芯片的焊垫上植设多个导电凸块，然后利用一封装胶体包覆芯片，并使导电凸块的端部外露出该封装胶体，以使后续增层能够形成于该外露的端部上。这种结构的优点在于，导电凸块的外露端部能够突显出芯片上焊垫的位置使其易于识别，使后续形成于封装胶体上的导电迹线，能够利用导电凸块良好地电性连接至焊垫，从而改善制成品的优良率及可靠性。现有技术是需先在芯片及封装胶体上形成一介电层，再利用激光钻孔技术开设多个贯穿该介电层的贯孔，以借贯孔露出芯片上的焊垫，因此，与现有技术比较，本发明的半导体封装件则无需使用介电层及激光钻孔技术，故能降低成本并简化工序，且芯片上的焊垫不会被介电层遮覆，因而能避免因激光难以准确地识别出焊垫位置而无法使焊垫精确或完整地外露，从而影响焊垫与导电迹线间电性连接品质等问题，且无需在芯片及封装胶体上敷设介电层，还能克服现有技术中因介电层与芯片及封装胶体的热膨胀系数(CTE，coefficient of thermal expansion)及产生的热应力不同而易在其间的界面造成分层(delamination)等缺点。
实施例2
图3显示本发明的实施例2的半导体封装件。如图所示，该半导体封装件的结构大致与上述实施例1所述的半导体封装件相同，其不同处在于，进行如图2E所示的研磨步骤时，可同时研磨去除该封装胶体22遮覆住芯片20的非作用表面201的部分，使芯片20的非作用表面201外露。除上述实施例1的半导体封装件所达成的功效外，该外露的非作用表面201有助于将芯片20运行时产生的热量散逸至外界或大气中，因而能增进封装件的散热效率。
实施例3
图4显示本发明的实施例3的半导体封装件。如图所示，该半导体封装件的结构大致与上述实施例1所述的半导体封装件相同，其不同处在于形成导电迹线23(下称″第一导电迹线″)于封装胶体22上后，先敷设至少一介电层27于该第一导电迹线23上，并开设多个贯穿介电层27的贯孔(via)270，使第一导电迹线23的预定部分借该贯孔270外露。接着，在该介电层27上形成多条第二导电迹线28，该介电层及第二导电迹线夹设在该第一导电迹线与拒焊剂层之间，并使各第二导电迹线28与至少一第一导电迹线23的外露部分电性连接。
然后，再于第二导电迹线28上敷设一拒焊剂层24，并开设多个贯穿拒焊剂层24的开孔240，使第二导电迹线28的预定部分借该开孔240外露，该第二导电迹线28的外露部分可为终端部位(terminal)。接着，进行现有的丝网印刷作业，以便在各第二导电迹线28的外露部分(终端)上形成一焊球25，该焊球25是作为半导体封装件的输入/输出端与外界装置(图未标)成电性连接关系。
除上述实施例1的半导体封装件所达成的功效外，介电层27及第二导电迹线28的设置能够增加芯片20上的增层数目，因而能提升封装件中导电迹线布设的弹性，使芯片20能更有效地电性连接至焊球25及外界装置进行运行。