半导体的三明治抗反射结构金属层及其制程 【技术领域】
本发明属于半导体部件及其制造方法，特别是一种半导体的三明治抗反射结构金属层及其制程。
背景技术
快闪记忆体是一种非挥发性记忆元件，其包含可储存电荷的悬浮闸极及电荷出入控制单元。快闪记忆体可应用于电脑中的基本输出入系统(BIOS)，高密度非挥发性记忆体的应用范围则包含可携式设备中的大容量记忆装置、数码相机及个人电脑的界面卡等。非挥发性记忆体具有许多优点，例如快速存取时间、低功率损耗及耐用。为了迎合在机动计算机系统中的应用需求，低电功率及快速存取的功能成为非挥发性记忆体的设计趋向。在高性能的记忆体中有一个极重要的关键参数称为电容耦合率(capacitive-coupllng ratio)。Bergemont在其论文“Low voltage NVGTM：A New High Performance 3V/5VFlash Technology for Portable Computing and TelecommunicationsApplication”(in IEEE Trans.Electron Devices Vol.43，p.1510，1996)中提出另一种应用于可携式电脑及电信设备的记忆胞阵列，此记忆胞结构引用于低电压反或闸式虚拟接地(NOR Virtual Ground，NVG)快闪记忆体，具有快速存取时间。在快闪阵列体系中，多晶矽层延伸于记忆胞间的场氧化层上以提供适足的闸极耦合率(gate coupling ratio)。Bergemont并提出可携式电脑与电信工业已成为半导体积体电路设计技术的主要驱动力。存取时间是低电压读取运作的关键。NVG阵列采用选择元件的方式以达成快速地存取时间，每次只减少单一环节的预行充电时间(pre-charge time)，而不处理全部的位元线。
在传统的技术领域中已发展出许多种不同形式的非挥发性记忆体(nonvolatile memory)。Mitchellx提出了一个方法用以制造具有自对准平面阵列胞的可抹除且可程式唯读记忆体(EPROM)。此方法采用埋入掺杂区域用以形成MOS电晶体(floating gate avalanche injection MOS，FAMOS)的位元线，参见A.T.Mitchellx，“A New Self-Aligned Planar Cell for Ultra HighDensity EPROMs”IEDM，Tech.pp.548-553，1987。快闪记忆体的资讯储存必须依赖将电荷长时间留存于浮置闸中，因此，用以隔离悬浮闸极的介电层必须具有良好的性能。目前的低电压快闪记忆体通常在3-5V的操作电压下对悬浮闸极充放电所采用的基本技术，在要求降低供应电压的趋势下，为了达到高电子穿隧效率，悬浮闸极与基板间的介电层厚度必须予以缩减。然而当介电层厚度缩减至10nm以下时，其可靠度也随着降低。利用电子的Fowler-Nordheim穿隧效应穿隧闸极与汲极间的氧化层，电子由悬浮闸极穿隧至汲极而造成悬浮闸极为相对的正电荷，此现象将临界电压(threshold Voltage)往负的方向偏移。若是控制闸极施以高电压而汲极接地，电子则穿隧至悬浮闸极造成临界电压(threshold Voltage)往正的方向偏移。上述两种不同的临界电压偏移则分别对应两种不同的逻辑讯号，例如‘0’与‘1’。
于制造半导体元件过程中，金属对接触窗的对准(metal to contactalignment)系为一种重要的制造阶段，藉由SEM及AEI REG资料可以观察到此金属对接触窗的偏移。
如图1所示，晶圆正面包含数个被定义于其上的区间。
如图2所示，金属层6形成于介电层2上，介电层2包含形成于其上的接触窗口4，于接触窗口4中填满导电介质。金属层6的外观轮廓将会基于金属层6与介电层2间的应力而被改变。后续步骤为光阻图案化制程的制作图案步骤，以利于进行微影程序。然而，微影程序将利用上述金属层外观作为对准参考。上述受应力而偏移改变的金属层外观轮廓将提供错误资讯，导致光阻图案的蚀刻后的金属图案将不会座落在正确的位置上。
如图1所示，藉由SEM观察晶圆表面左、右侧区域，接触窗口大部分将被暴露于金属图案外，此意味介于膜间的应力问题十分严重。此现象将降低元件的品质及性能，因此目前急需一种解决金属对接触窗口偏移问题的结构。
【发明内容】
本发明的目的是提供一种改善半导体元件制造过程中金属层对接触窗偏移、提高半导体元件品质性能的半导体的三明治抗反射结构金属层及其制程。
本发明半导体的三明治抗反射结构金属层包括：
第一Ti膜层；
第一TiN膜层，位于第一Ti膜层上；
第二Ti膜层，位于第一TiN膜层上；
第二TiN膜层，位于第二Ti膜层上。
本发明半导体的包括如下步骤：
形成介电层；于介电层上形成包括第一Ti膜层、位于第一Ti膜层上的第一TiN膜层、位于第一TiN膜层上的第二Ti膜层及位于第二Ti膜层上的第二TiN膜层的三明治抗反射结构金属层；于形成三明治抗反射结构金属层的介电层上形成数个隔离区；清理蚀刻后基板；形成场氧化层。
其中：
第一Ti膜层厚度介于100-150之间；第一TiN膜层厚度介于150-200之间；第二Ti膜层厚度介于100-150之间；第二TiN膜层厚度介于150-200之间。
第一Ti膜层厚度介于100-150之间。
第一TiN膜层厚度介于150-200之间。
第二Ti膜层厚度介于100-150之间。
第二TiN膜层厚度介于150-200之间。
由于本发明半导体的三明治抗反射结构金属层包括第一Ti膜层、位于第一Ti膜层上的第一TiN膜层、位于第一TiN膜层上的第二Ti膜层及位于第二Ti膜层上的第二TiN膜层。
本发明半导体的制程包括形成介电层；于介电层上形成包括第一Ti膜层、位于第一Ti膜层上的第一TiN膜层、位于第一TiN膜层上的第二Ti膜层及位于第二Ti膜层上的第二TiN膜层的三明治抗反射结构金属层；于形成三明治抗反射结构金属层的介电层上形成数个隔离区；清理蚀刻后基板；形成场氧化层。利用三明治抗反射结构金属层可以分散及平衡基于TiN膜层与介电层间的应力，从而降低金属对接触窗的偏移，可以将偏移量从先前技术的100nm降到25nm；不仅改善半导体元件制造过程中金属层对接触窗偏移，而且提高半导体元件品质性能，从而达到本发明的目的。
【附图说明】
图1、为以先前技术制造的半导体晶圆电子式显微镜照面正视图(金属层对接触窗偏移)。
图2、为以先前技术制造的半导体晶圆剖视图(金属层对接触窗偏移)。
图3、为以本发明制造的半导体晶圆电子式显微镜照面正视图。
【具体实施方式】
本发明可以应用于任何半导体元件，如非挥发性记忆体的制程。本发明导入三明治抗反射层Ti/TiN/Ti/TiN结构。先前技术所导致的金属对接触窗偏移将会基于本发明而被改善。
本发明半导体的三明治抗反射结构金属层包括：
第一Ti膜层，厚度介于100-150(埃)之间；
第一TiN膜层，位于第一Ti膜层上，厚度介于150-200(埃)之间；
第二Ti膜层，位于第一TiN膜层上，厚度介于100-150(埃)之间；
第二TiN膜层，位于第二Ti膜层上，厚度介于150-200(埃)之间；利用此膜层的特殊三明治抗反射结构金属层可以分散及平衡基于TiN膜层与介电层间的应力，从而降低金属对接触窗的偏移，可以将偏移量从先前技术的100nm降到25nm。
本发明半导体的制程包括如下步骤：
形成介电层；
以结晶面的单晶矽作为半导体基板，形成介电层，于介电层上形成数接触窗口，于接触窗口中填满导电介质。
形成金属层；
于介电层上形成三明治抗反射结构金属层，其包括：
第一Ti膜层，厚度介于100-150(埃)之间；
第一TiN膜层，位于第一Ti膜层上，厚度介于150-200(埃)之间；
第二Ti膜层，位于第一TiN膜层上，厚度介于100-150(埃)之间；
第二TiN膜层，位于第二Ti膜层上，厚度介于150-200(埃)之间；利用此膜层的特殊三明治抗反射结构金属层可以分散及平衡基于TiN膜层与介电层间的应力，从而降低金属对接触窗的偏移，可以将偏移量从先前技术的100nm降到25nm。
形成数个隔离区
在形成三明治抗反射结构金属层的介电层上的各元件之间，以采场氧化隔离法或渠沟隔离法形成数个隔离区；场氧化隔离法的场氧化区可采用微影及干蚀刻制程对氮化矽及二氧化矽组合层进行蚀刻定义。
清理蚀刻后基板；
去光阻层并实行湿式清除。
形成场氧化层
于氧蒸气中以热氧化法生长形成一层场氧化层。
从已知经验可知，铝金属的沉积温度影响偏移的可能性较低，在100℃的温度间仍可观察到基于抗反射层所导致的偏移主要是基于TiN膜层的影响。
本发明采用三明治抗反射结构(anti reflection coating；ARC)金属层，可以将偏移量从100nm降到25nm。
如图3所示，在以本发明制造的半导体晶圆中，由其正面中间、左侧及右侧区域的电子式显微镜照面可以观察到本发明可改善基于应力所导致的金属对接触窗的偏移。