一种互补金属氧化物半导体集成电路及其制备方法 【技术领域】
本发明涉及半导体集成电路制造技术领域中一种互补金属氧化物半导体集成电路结构及其制备方法。
背景技术
互补金属氧化物半导体(CMOS，Complementary Metal Oxide Semiconductor)集成电路技术是当前超大规模集成电路的主流技术。不断增加电路密度和提高电路性能一直是其技术发展方向。通常，CMOS电路密度的增加和性能的提高是通过不断地缩小MOS器件的尺寸来实现的。目前MOS器件的特征尺寸已进入亚0.1微米，在此尺度下，各种基本的和实际的限制开始出现，导致器件尺寸的缩小能力已接近其极限。CMOS电路总是由nMOS和pMOS场效应晶体管构成。在常规技术中，nMOS晶体管和pMOS晶体管呈平面分布，分别占用各自的面积，因而不利于电路密度的提高。
发明创造内容
本发明的目的是提供一种在相同器件尺寸下能增加集成电路密度和提高集成电路性能的互补金属氧化物半导体(CMOS)电路结构。
本发明所提供的互补金属氧化物半导体集成电路，包括作为驱动的nMOS(N沟道(N Channel)MOS)和作为负载地pMOS(P沟道(P Channel)MOS)场效应晶体管在内的半导体器件本体；所述pMOS器件位于所述nMOS器件之上且双方共享同一栅电极；所述pMOS器件为自对准双栅或环栅结构；所述pMOS器件的源漏区厚而沟道区薄；所述pMOS器件与所述nMOS器件的沟道区相互自对准。
所述pMOS器件为SOI MOS场效应晶体管，且为双栅或环栅SOI MOS场效应晶体管。
本发明的第二个目的是提供一种制备上述互补金属氧化物半导体集成电路的方法。
一种制备互补金属氧化物半导体器件的方法，包括以下步骤：
1)在一硅片衬底上形成浅槽隔离区；再形成二氧化硅、非晶硅和二氧化硅三层膜；对所述三层膜同时进行光刻和刻蚀，所形成的图形将确定pMOS器件和nMOS器件的沟道区长度和栅长度；
2)在所述刻蚀后的三层膜边侧形成侧墙，然后对所述nMOS器件的源漏区进行氧化和离子注入掺杂，形成nMOS器件的源区和漏区，pMOS器件的沟道区受侧墙保护不被氧化；
3)在所述nMOS器件的漏区开孔，该孔使所述nMOS器件和pMOS器件的漏区相连，然后去除所述侧墙，并淀积多晶硅形成pMOS的源漏区，用CMP移走所述氧化硅牺牲层之上的多晶硅，再进行光刻和刻蚀，形成所述pMOS器件的源漏区，并腐蚀掉所述氧化硅牺牲层；然后制作栅介质和栅电极，得到所述互补金属氧化物半导体电路。
所述步骤1)中形成二氧化硅、硅和二氧化硅三层膜的方法有两种，一种是在所述硅片衬底上连续淀积二氧化硅、非晶硅和二氧化硅三层膜。在硅片衬底上淀积二氧化硅、非晶硅和二氧化硅的步骤是，在所述硅片衬底上连续淀积一层二氧化硅膜和一层非晶硅膜，并对所述非晶硅膜进行再结晶处理，然后在所述非晶硅膜上再淀积一层二氧化硅膜；所述上下两层二氧化硅膜为牺牲层，将被多晶硅代替以形成环栅；所述非晶硅的再结晶方法为激光退火法。另一种形成二氧化硅、硅和二氧化硅三层膜的方法是在一SOI硅片上生长一热氧化层，然后将所述体硅片与所述SOI硅片进行热键合；腐蚀掉所述SOI硅片的硅衬底并显露隐埋二氧化硅层，得到二氧化硅、硅膜和二氧化硅三层膜。
该方法中，所述浅槽添充物为掺氧多晶硅；所述侧墙为氮化硅，由LPCVD淀积和各向异性回刻形成；所述淀积的氮化硅的厚度为200-300埃；所述步骤2)中注入掺杂的离子为砷离子，所述步骤3)中注入掺杂的离子为硼离子；当所述栅介质为二氧化硅时，所述栅电极为原位掺杂的多晶硅；当所述栅介质为high-k材料时，所述栅电极为金属或金属硅化物。
本发明的层叠式CMOS集成电路，其显著的特征是pMOS器件位于nMOS器件之上，因而不再占有面积。另一显著的特征是本发明提供了自对准的制备技术，该自对准技术使得该层叠式CMOS技术与常规平面CMOS技术具有等同的可缩小能力。该自对准技术是通过首先形成自对准的牺牲栅，然后用真正栅去替换牺牲栅而实现的。
此外，本发明的层叠式CMOS电路具有以下的优点：
(1)可用nMOS技术实现CMOS集成电路，因此电路制造的复杂性降低，而且许多常规CMOS技术引起的寄生效应，如自锁效应不再存在。
(2)由于pMOS器件是双栅或多栅SOI器件，因此它有更强的短沟道效应抑制能力。而在常规的CMOS技术中，pMOS器件与nMOS器件相比，在同等条件下，总是呈现更坏的短沟道效应。因此，该层叠式CMOS电路与常规CMOS电路相比，器件本身具有更强的可缩小能力。
(3)在常规CMOS电路中，为平衡电流驱动能力，pMOS器件通常占用的面积是nMOS器件的两倍，而在层叠式CMOS电路中，pMOS器件为双栅或多栅结构，自然满足电流驱动平衡要求。因此，与常规CMOS电路相比，仅需要1/3的面积。
(4)由于pMOS器件为SOI器件，所以总的寄生电容与常规的体硅CMOS电路相比要小。
(5)pMOS器件与nMOS器件垂直相连，故连线距离缩短。
本发明为增加电路密度和提高电路的性能提供了一种新的技术途径。
【附图说明】
图1为自对准层叠式CMOS电路的纵剖面结构示意图
图2A-F为自对准层叠式CMOS电路的制备方法示意图
图3A-B为自对准层叠式CMOS电路的制备方法示意图
【具体实施方式】
实施例1、自对准层叠式CMOS电路
如图1所示，本发明的自对准层叠式CMOS器件包括位于硅衬底1的nMOS场效应晶体管和位于其上的pMOS场效应晶体管；所述pMOS器件和nMOS器件共享同一重掺杂的多晶硅栅电极3；所述pMOS器件和nMOS器件的沟道区相互自对准；nMOS器件包括重掺杂硅源区7、重掺杂硅漏区8、二氧化硅栅介质层12和掺氧多晶硅浅槽隔离区2；pMOS器件包括重掺杂多晶硅源区10和重掺杂多晶硅漏区11、二氧化硅栅介质层12’、栅电极的二氧化硅隔离侧墙层13、未或轻掺杂的硅膜沟道区4和环绕于该沟道区的重掺杂的多晶硅双栅电极3和5；nMOS器件和pMOS器件的漏区通过接触孔9相通；nMOS器件和pMOS器件的源区由二氧化硅层6隔离。
实施例2、制备自对准层叠式CMOS电路
1)如图2A所示，在硅衬底1上光刻和刻蚀形成浅槽，并淀积掺氧多晶硅进行填充。然后用CMP磨平表面形成浅槽隔离区2。
2)如图2B所示，连续淀积二氧化硅3’和非晶硅膜4，并对非晶硅膜进行激光再结晶处理。然后再淀积一层二氧化硅5’。接着进行光刻和刻蚀。所形成的图形将确定pMOS器件和nMOS器件的沟道区长度和栅长度，并使上下沟道区和源漏区的掺杂互相自对准。
3)如图2C所示，LPCVD法淀积一薄层氮化硅并回刻形成沟道氧化保护侧墙21。在热生长一二氧化硅隔离层6后，进行砷离子注入掺杂以形成nMOS器件的源区7和漏区8。在nMOS器件的漏区刻蚀二氧化硅形成nMOS器件和pMOS器件的漏/漏接触孔9。
4)如图2D所示，腐蚀掉沟道氧化保护侧墙21后，淀积一多晶硅层并进行硼离子注入掺杂。然后用CMP磨平表面。上端二氧化硅5’充当CMP自停止层。
5)如图2E所示，光刻和刻蚀形成pMOS器件的源区10和漏区11，同时使底层牺牲二氧化硅3’显露，然后用BOE腐蚀掉所有的牺牲二氧化硅3’和5’。
6)如图2F所示，热生长栅氧化层12和侧墙氧化层13。
7)淀积原位掺杂的多晶硅，并用CMP磨平顶端。然后光刻和刻蚀形成顶部栅电极3和底部栅电极5。
8)随后按常规技术得到图1所示的互补金属氧化物半导体电路。
实施例3、制备自对准层叠式CMOS电路
1)如图3A所示，起始硅衬底1为一体硅片、另一起始硅衬底1’为一SOI硅片。在体硅片上光刻和刻蚀形成浅槽，并淀积掺氧多晶硅进行填充。然后用CMP磨平表面形成浅槽隔离区2。在SOI硅片上生长一热二氧化硅3”，并与已形成浅槽的硅衬底1进行热键合。
2)如图3B所示，键合后，腐蚀掉该SOI硅片的衬底硅1’露出隐埋氧化层5”。然后对隐埋氧化层5”、非晶硅膜4和二氧化硅3”进行光刻和刻蚀。所形成的图形将确定pMOS器件和nMOS器件的沟道区长度和栅长度，并使上下沟道区和源漏区的掺杂互相自对准。
后续各步与实施例2中的第3)步到第8)步相同。