多层式抗反射层以及采用该多层式抗反射层的半导体制程.pdf

多层式抗反射层及采用多层式抗反射层的半导体制造方法
    【技术领域】

    本发明是关于半导体光刻制造方法，特别是有关于光刻制造方法中的抗反射层，更特别地，是有关于一种多层式抗反射层以及采用该多层式抗反射层的半导体制造方法。

    背景技术

    随着半导体组件的集成化程度提高，半导体组件的线宽要求越来越小，关键尺寸(critical dimension，CD)的控制也越来越重要。在光刻制造方法中，由于晶片表面已存在图形的高低落差，因此在光刻胶覆盖于晶片表面时，会随着光刻胶的平坦化特性(planarization)，造成光刻胶层厚度不一。而当光刻光线在光刻胶中行进时，在晶片表面的反射光与入射光则会形成建设性/破坏性干涉现象，因而产生所谓的摆动效应(swing effect)。上述光刻胶厚度不均与摆动效应，均会造成关键尺寸变化的不良效应。

    由于多晶硅、金属及多晶硅/金属迭层具有高反射性，在深紫外光波段的反射问题都大过可见光波段，因此导致光刻胶层发生驻波效应和凹缺(notching)效应将会更加严重，使得光刻程序的图案转移可信度大幅降低。

    为了避免摆动效应，一般采用底层抗反射层(Bottom Anti‑Reflective Coating，BARC)的方法，也就是在涂布光刻胶前先上一层厚度薄的薄膜。在实际运用上，BARC可区分为两大类型：第一种为利用折射率接近于光刻胶的材料，并且其光吸收率与厚度通常较为大，第二种则可设计特定光吸收率及干涉现象的影响，通常是以沉积方式施加于基底。以下分别简单说明这两种类型的BARC。

    第一种类型是藉由旋转涂布的方式，将含高光吸收率的有机聚合物涂布于基底表面。请参见图1A，显示现有第一种类型的底层抗反射层。在涂布光刻胶层16前，先于基底10上以旋涂(spin‑on)方式涂布一层有机薄膜作为BARC 14，厚度约为1000～接着于其上涂布光刻胶层16。当投射一光刻照射光11于基底10上时，有机薄膜中的有机成分(Organic Dye)可以吸收基质所反射的光线，以降低线宽的变异。然而此种涂层仍会随着晶片表面的平坦度，如组件12，而产生起伏，无法达到稳定性的相位偏移(phase shift)。

    第二种类型则是利用化学气相沉积(CVD)的方式进行薄膜成长，而得到介电质抗反射层(Dielectric Anti‑Reflection Coating，DARC)。请参见图1B，说明现有以DARC层改善摆动效应的设计。主要是在基质20上先以化学气相沉积方式(CVD)形成一厚度约在300左右的介电质抗反射层，接着于其上形成光刻胶层26。这种方式特别适用于深紫外光光刻技术中。DARC层受到晶片表面的布局起伏，如组件22，的影响较小，而这种方法的主要特点是可以藉由调整DARC层的材料(Si、O、N或C)比例或改变CVD的制造方法参数如气体流量、压力等，而调整DARC层的反射系数(refractive index，n)与吸收系数(extinction coefficient，k)值，以达到良好的相位偏移，形成破坏性干涉，消除基质20的反射光。然而调整上述DARC层厚度的n与k值往往随着不同的制造方法要求，而有不同的技术难度，且此种抗反射层常会造成光刻胶侧壁轮廓发生底切或底脚。

    上述传统的抗反射层通常仅包括单一层，并且各有其缺陷，因此仍有需要改良之处。

    【发明内容】

    有鉴于此，本发明的目的在于提供一种多层式的抗反射层、其形成方法以及采用该多层式抗反射层的半导体制造方法，组合现有两种类型的底层抗反射层的优点，以控制关键尺寸(CD)，提高光刻制造方法的宽裕度。

    根据上述目的，本发明的一型态是提供一种多层式抗反射层，乃适用于一基底，其包括一介电质抗反射层形成于该基底上，以及一有机抗反射层形成于该介电质抗反射层上，上述介电质抗反射层与有机抗反射层共同形成上述多层式抗反射层。

    本发明的另一型态是提供一种多层式抗反射层的形成方法，适用于一基底，其包括以下步骤：于该基底上形成一介电质抗反射层，以及于该介电质抗反射层上形成一有机抗反射层，使该介电质抗反射层与该有机抗反射层形成一多层式抗反射层。

    于本发明的一实施例，上述多层式抗反射层中的介电质抗反射层为氮氧化硅(SiON)层，且介电质抗反射层的厚度介于20nm～60nm，以40nm为佳；上述有机抗反射层为聚亚醯胺(polyimide)或聚砜类(polysulfone)，且该有机抗反射层的厚度介于40nm～135nm，以60nm或95nm为佳。上述介电质抗反射层与有机抗反射层的厚度比为1∶1～1∶5，以1∶2.375为佳。

    本发明的又一型态是提供一种采用上述多层式抗反射层的半导体制造方法，是包含：提供一基底，其上有一反射层；于该反射层上形成该多层式抗反射层，其包括一介电质抗反射层形成于该反射层上，以及一有机抗反射层形成于该介电质抗反射层上；于该多层式抗反射层上形成一图案化光刻胶层。上述反射层可以为氧化层或导电层。

    本发明的一实施例中，上述采用多层式抗反射层的半导体制造方法，更包括一步骤：以该图案化光刻胶对该多层式抗反射层与该反射层进行蚀刻。当上述反射层为氧化层时，蚀刻是采用C5F8、C4F8或C4F6中择出的一气体、以及氧气、一氧化碳及氩作为反应气体；当上述反射层为导电层时，蚀刻是采用BC13、C12、HBr、氧气、氦气作为反应气体。

    【附图说明】

    图1A～1B显示现有的底层抗反射层(BARC)的光刻胶结构剖面图；其中图1A是采用有机薄膜作为底层抗反射层，图1B是采用介电质材料作为抗反射层(DARC)

    图2A～2F为一系列剖面图，显示本发明较佳实施例中，采用多层式抗反射层的半导体制造方法

    图3显示本发明的比较例与实施例的具体结果

    附图标记说明

    10～基底                11～光刻光线

    12～组件                14～底层抗反射层

    16～光刻胶层第          20～基底

    21～光刻光线            22～组件

    24～底层抗反射层        26～光刻胶层。

    100～基底               102～第一介电层

    104～第二介电层         106～第一抗反射层

    108～第二抗反射层       110～光刻胶层

    110a～图案化的光刻胶层  112～蚀刻程序。

    【具体实施方式】

    以下利用图2A至图2F一系列剖面图，以基底上的反射层为双层介电层为例，详细说明采用本发明多层式抗反射层的半导体制造方法的实施例。

    如图2A所示，提供一半导体基底100，例如为半导体硅基底，其上包含复数半导体组件，为简化起见，并未图标其所包含的组件。于基底100上沉积第一介电层102，例如以三甲基硼酸酯(trimethylborate，TMB)以及三甲基亚磷酸酯(trimehtylphosphite，TMPI)作为原料，进行化学气相沉积(chemical vaporseposition，CVD)反应，而形成掺杂硼和磷成分的硼磷硅玻璃(Boron PhosphateSilciate Glass，BPSG)的介电材料沉积。接着，以热回流或化学机械研磨(chemicalmechanical polishing，CMP)处理第一介电层102表面，使其平坦化。

    接下来，如图2B所示，于第一介电层102上形成第二介电层104，例如为四乙基正硅酸酯(tetraethylorthosilicate，TEOS)的介电层。上述第一与第二介电层可作为层间介电层(interlayer dielectric，ILD)。

    然后，如图2C所示，于第2介电层104上形成第一抗反射层106，例如以化学气相沉积的方式沉积一氮氧化硅(SiON)薄膜，厚度介于20nm～60nm，以40nm为佳。

    接着，如图2D所示，于第一抗反射层106上形成第二抗反射层108，例如以旋转涂布方式形成聚酰亚胺(polyimide)或聚砜类(polysulfone)的薄膜，厚度通常介于40nm～135nm，以60nm或95nm为佳。上述第1抗反射层与第2抗反射层共同形成本发明的多层式抗反射层。

    其次，如图2E所示，于第2抗反射层108上形成一光刻胶层110。

    最后，如图2F所示，对上述光刻胶层110进行曝光程序，再以适当溶液进行显影程序，以形成所需的图案化光刻胶110a。于上述程序中，由于本发明的抗反射层具有介电层形成的第一抗反射层106与有机层形成的第二抗反射层108，可防止仅有有机抗反射层时会产生的围篱或条痕等缺点，并且可以在后续的程序作为硬掩膜。之后，可以上述图案化光刻胶层110a为掩膜，先蚀刻抗反射层(106与108)，再以图案化光刻胶层与本发明的抗反射层共同作为掩膜，并以C5F8、C4F8或C4F6中择出的一气体、以及氧气、一氧化碳及氩为反应气体，蚀刻(112)上述第1与第2介电层，上述反应气体对于SiON有高选择比。此外，当反射层为导电层时，蚀刻程序也可以采用对SiON有高选择比的BC13、C12、HBr、氧气及氦气作为反应气体。本实施例仅说明反射层为介电层或导电层时，可进一步蚀刻，然而，依实际需要，除蚀刻程序外，亦可能是进行离子注入、等离子体处理或其它程序，并不限于蚀刻程序。

    本发明的抗反射层的效果如图3所示，其是显示在作为介电层的TEOS厚度不同时，采用本发明的多层式抗反射层，并改变第1层抗反射层(SiON)的厚度的情形下，关键尺寸(也就是光刻胶特征宽度)的变化。图中，纵轴为实际关键尺寸(CD，或光刻胶征宽度(Resist feature width))，横轴为介电层TEOS厚度，而SiON厚度条件是如图右所示，且此图所示的关键尺寸是采用165nm的宽度。结果显示，当SiON厚度为0时(比较例)，光刻胶特征宽度差距极大，而当采用本发明含有SiON的多层式抗反射层，光刻胶特征宽度差距拉近，也就是较不易受到介电层厚度变化的影响。

    将上述结果统计如表1所示，表1是显示比较例(当SiON厚度为0时)与实施例(当SiON的厚度为40nm时)的关键尺寸，比较例的平均值为167.33nm，最大值与最小值的差距为24nm，总不确定度(3σ)为11.502，而实施例的平均值为166.78nm，最大值与最小值的差距明显地降为12，且总不确定度(3σ)也明显地降为7.6806。因此，本发明的多层式抗反射层的确对关键尺寸的均一性(uniformity)有极佳的改良。

    表1

     比较例实施例最大值174172最小值150160平均值167.33166.78最大值与最小值差距24123σ11.5027.6806

    由以上说明与实验结果显示，本发明的多层式抗反射层应用于半导体制造方法时，由于组合有机抗反射层与介电质抗反射层的优点，介电质抗反射层在基底上，可以防止在基底上产生围篱或条痕，提高关键尺寸的均一性，不但会增进光刻制造方法的宽裕度，在蚀刻反射层时，本发明的多层式抗反射层与光刻胶层共同作为掩膜，也可以提高蚀刻掩膜厚度，上述种种优点亦协力增进整个制造方法的宽裕度。

    虽然本发明以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明之的保护范围当视后附之的权利要求书为准。