通过使用N型嵌入层改进静电放电NMOS的触发 【技术领域】
本发明涉及防止电路受到静电放电(ESD)，特别涉及增强在被设计为保护位于芯片电路的集成电路(IC)上或附近的ESD保护器件的触发。
背景技术
例如通过在地毯上行走而自然地出现静电放电，并且虽然通常具有较小的能量，但是可能出现高电压。由于这种情况的出现，IC非常容易受到电压的破坏。例如，绝缘层和/或例如隔离阻挡层这样的其他层可能受到电压的损坏或破坏。另外，比一般Vcc电平高几伏的电压电平可能对现代的IC有害。现在需要把ESD器件内置到IC芯片中，以在相当低的电平可靠地触发。
在此存在许多建议的方法来降低ESD触发电压。一种这样的建议在授予Lin等人的美国专利No.5,870,268中给出。该专利公开响应ESD事件产生一个电流尖峰，其驱动在该ESD事件周围地P阱。该较高的P阱电压把静电放电NMOS器件的触发电压降低到12伏左右。但是，该方法需要附加电路。
另一个专利，美国专利No.5,932,914公开另一种使用N阱和N型嵌入扩散层(NBL)的方法。该专利公开在该N型材料包络中形成一个NPN保护晶体管，以及被一个电阻器所分离的NMOSFET保护器件。该专利要求保护提供改进的ESD保护机制的组合。该NBL参与NPN和NMOS的形成，但是在此没有公开降低和/或改进触发电平的方法。但是，该N型材料完全封装承载该ESD器件的P阱，因此占用比该ESD器件本身所占用的面积更大的IC表面面积。
在此仍然需要一种简单的IC结构，其提供较低的ESD触发电平可靠性，而每个没有过大的额外电路，并且有效使用IC空间。
【发明内容】
考虑到上文的讨论，本发明提供用于静电放电NMOS器件的可靠低触发电压电平，而没有现有技术中的复杂电路。该静电放电NMOS器件具有要与被保护的电路电连接的输出接头。一个P型阱被形成，并且至少两个，最好为奇数个N型结构被被分散或者形成在该P型阱中。N型嵌入层基本上桥接该N型结构之间的间隙。但是，这些嵌入层沿着该间隙形成，具有与该N型结构自身相对的开口。如本领域所公知的多晶硅或金属化的栅极结构被形成在该N型结构之上，与基本上桥接该N型结构之间的间隙的栅极结构电绝缘。
其效果是增加P型阱的电阻率，该P型阱在存在有正ESD事件时产生耗尽区，以及随着电流以快速恢复的方式通过已经击穿的支路NPN晶体管而增加P阱的电压，这两者都用于降低ESD触发电压。
本发明可以有利地用于基本上可以在计算机系统中找到的任何逻辑电路(大的服务器类型或小的PC类型)，通信系统，包括互联网和局域网、显示系统、存储器和大规模存储系统、电源。
【附图说明】
下面参照附图描述本发明，其中：
图1为包含本发明的器件的截面视图；
图2为图1的器件的顶视图；
图3为一个ESD NMOS器件的示意图；
图4为在图1中在中央附近的器件的详细视图；以及
图5为示出本发明的示意电子系统。
【具体实施方式】
图1示出根据本发明所作的一个IC结构2的功能视图。该图的要素是用于理解而不是用于说明单片IC制造技术或实际IC结构的。但是，根据本发明用已知的IC制造结构和技术来构造这种IC是本领域所公知的。下面讨论的电接头在图1中示意地示出，但是形成这些电接头的结构是本领域所公知的。
多个N型结构4a、4b、4c、4d、4e、4f和4g被扩散到一个P阱6。栅极指8a、8b、8c、8d、8e和8f桥接该N型扩散之间的间隔。在该特定的结构中，该N型扩散4a、4c、4e和4g被电连接在一起10，并且连接到“地”。这些连接形成一个ESD保护NMOSFET器件的源。该N型扩散4b、4d和4e形成该漏极。该漏极电连接在一起12，并且被连接到通向要被保护的电路16的焊盘14。紧接着在每个栅极之下的是N型嵌入层(NBL)18a、18b、18c、18d、18e和18f。这些NBL被电连接在一起，并且连接到焊盘14。
图2示出从顶部向下的结构。该栅极电触点20延伸并且电连接该栅极指8a-8f。在每个栅极指之下的是一个NBL18a-18f，其可以由NBL22电连接。电接头24通过从该N型嵌入层产生的一个垂直N型抽头、以及N阱(和/或凹陷)、N+S/D和接头到达该表面。
在图1和2中所示的结构用于按照如下方式减小和提高该ESD器件的触发阈值。下面的讨论假设相对于“地”的ESD事件将出现在焊盘14处。
在图1中，具有一个P型扩散26和把P阱连接到“地”的电连接。如果ESD事件是在焊盘14处的一个负向电压脉冲，则该焊盘电压将低于“地”。请注意该N型漏极扩散被连接12到焊盘14，并且还形成一个二极管的阴极(4b、4d、4e和4f)。图3示出用于该NMOSFET的二极管30。该二极管的阳极6是一个P阱，并且是连接到“地”的接头26。在NMOSFET中二极管把源极连接到漏极的公知的。当负ESD事件出现时，该二极管被正向偏置，并且限制负电压在该焊盘处摆动至大约0.8伏(对于硅)。在这种情况中，请注意该NBL是一个指状条带，并且不是一个完全覆盖型的嵌入层。该指状条带将不使该漏极被该阴极屏蔽，并且从该源极接收大电流。
对于正向的ESD事件，该焊盘14的电压将高于“地”。图4示出图1的中央部分。请注意在图1的器件的远左侧和右侧边缘分别有源扩散4a和4g。该触发动作发送电荷载流子，特别是从中央漏极4d发送到该器件的末端的源极4a和4g。在此，该栅极8c和8d桥接该N型扩散4c和4d之间以及4d和4e之间的间隙。该NBL18c和18d位于该栅极8c和8d之下，并且电连接到该焊盘14。该漏极4d和其他漏极连接还被连接到焊盘14。该源极4c和4e以及P阱6被连接到“地”。请注意在此存在由该P阱基底所形成的支路NPN晶体管40和42、作为公共集电极的N扩散4d、以及作为发射极的N扩散4c和4e。该NPN晶体管被形成在相反的方向上。当该ESD保护器件触发器，有时称为“快速恢复”，由于在该焊盘上的正向ESD事件，存在有从该漏极扩散到源极扩散的低导电路径(在图3中的32至34)，其用于限制在该焊盘14处出现的任何ESD事件的电压。在本例中，该NPN晶体管击穿集电极到发射极。在该优选实施例中，该导通从中央4d通向两个边缘4a和4g。已知当该P阱的电阻率增加时，出现该“快速恢复”的电压阈值或触发点减小。由于该NBL18c和18d的电压电平响应一个正ESD事件而增加，因此由该P阱和NBL所形成的二极管将反转创建耗尽区42的偏压，其破坏该P阱并且减小或削减该P阱的有效体积。这有效地成比例增加该有效P阱电阻率，并且如上文所述减小ESD器件的触发电压。
另一个效果是减小在本发明中的触发阈值。该效果被称为“浮置阱”效果。已知，如果在该栅极之下的P阱电压局部升高，则该ESD NMOS器件的触发电压被降低。
参见图4，当耗尽区42增加时，从而增加上述电阻率，来自该器件的中央的任何电荷载流子46、48遇到在该P阱中的增加的电阻率，从而增加在该P阱中的局部电压。最高电压出现在该中央漏极4d的附近。这增强“浮置”效果。
在此有两个效果，由于被该NBL所增强的耗尽效果而导致电阻率增加，以及由于在电荷载流子漂移通过P阱时对其增加阻力而导致增加P阱的电压，这两者都同时作用以减小ESD器件触发电压，因此提高保护能力。
图5以方框图50的形式示出一种代表的电子系统，其中使用上述本发明可以保护逻辑电路或其他这样的电路。与保持在一个组件或印刷电路板内部的电路相比，把一个本地系统连接到其他系统的电路，例如到调制解调器或电话系统或者到远程显示器、键盘、电源、存储器等等的通信连接可能更加容易受到ESD事件的破坏。