用于同步数字传输系统的超大规模交叉连接装置及方法 【技术领域】
本发明涉及数字传输领域，特别涉及同步数字传输系统中的超大规模交叉连接装置及方法，具体来讲涉及多通道、高速率的同步数字序列的时分、空分交叉连接装置。
背景技术
所谓的数字交叉连接装置，是指通过交叉连接矩阵，按照预先存放的交叉连接图或者动态计算的交叉连接图，对输入的通道信号的时隙进行重新安排，使之成为新的等速率的信号从输出通道输出。随着数字传输规模的不断增加，目前，这种数字交叉连接装置的接入规模已经达到了64个通道，接入速率达到了622.08Mbps(对应于SDH的STM-4速率，SONET的STS-12速率)，最小交叉颗粒为STM-0(SDH)或者STS-1(SONET)，同时要求数字交叉连接仍然要保持无阻塞交叉连接。
在中国专利申请“同步数字传输设备中的超大规模交叉连接装置”(专利申请号：00114059.0)中，提出了一种完成接入通道数为16个，接入速率为155.52Mbps无阻塞交叉连接的交叉连接装置。包括：输入数据转换块，实现从DIN总线下载数据、解复用，其中可编程单元可按需对SIN和DOUT总线插入可编程延时，并分配给相应的数据存储器；输出数据转换块，在每个时隙选择输出数据送到DOUT总线上复用，其中的可编程单元可按需对SIN和DOUT总线插入可编程延时；微机接口块，实现外界CPU对芯片寄存器及联接存储器交换规律的配置；交换模块，实现数据地交叉连接。在这个交叉连接装置中，共需要数据存储器(DM)的数目为8×8＝64个，其中每个DM利用一个1080×8的双口RAM来实现，共需要64个RAM来实现DM功能。为了保证所有通道的交叉连接信号都能够及时写入、读出DM，要求利用38.88Mhz的时钟对19.44Mbps的数据进行采样，并且利用38.88Mhz的时钟把数据写入RAM中，RAM的读时钟也为38.88Mhz。
对于接入规模为64个通道，接入速率为622.08Mbps，最小交叉时隙为STM-0或者STS-1的交叉连接装置，如果仍然采用上述专利的思想，则所需要的DM的数目为32×32＝1024个，每个DM需要利用一个4320×8的双口RAM来实现。另外，对于77.76Mbps的数据需要用155.52Mhz的时钟进行采样，并写入到DM的RAM中。所以对DM进行读写的时钟的频率为77.76×2＝155.52Mhz。也就是说，单单是构建DM，就需要双口RAM的数目为1024个，并且RAM的读写频率都到达到155.52Mhz的高速。这样的一个规模，在单个芯片上来实现是不现实的，并且其成本也是非常昂贵的。
【发明内容】
本发明的目的在于提出一种用于同步数字传输系统中的超大规模交叉连接装置，减少交叉连接装置中DM的使用数量，减少每一个DM的容量，缩小为了完成64路STM-4/STS-12信号的交叉连接的规模，使之易于制造。
本发明的另一目的在于提出一种用于同步数字传输系统中的超大规模交叉连接方法，减少交叉连接装置中DM的使用数量，减少每一个DM的容量，缩小为了完成64路STM-4/STS-12信号的交叉连接的规模，使之易于制造。
本发明公开了一种改进型的交叉连接装置，用于同步数字传输系统中实现接入规模为64个通道的STM-4/STS-12信号的交叉连接。在该装置中，包含了输入模块、输出模块、CM模块、DM模块、交叉连接模块。这些模块的定义与专利“同步数字传输设备中的超大规模交叉连接装置”的定义一致。不过为了适应STM-4/STS-12帧的特点，输入模块增加了字节对齐、帧边界对齐的和64路STM-4/STS-12帧对齐的功能。
本发明提出的交叉连接装置基于“顺序写入控制读出”的交换原理，交叉连接模块全部利用组合逻辑和寄存器来完成，结构上，采用了分布式交叉连接的结构。也就是说，把原本64个通道的交叉连接先划分成2个结构相同又彼此独立的32个通道交叉连接，然后再通过一个选择器，完成2个32路交叉连接的输出信号的选择，从而完成全部64路STM-4/STS-12的交叉连接。在32路交叉连接模块中，使用单比特交叉连接的方法完成32路输入通道到64路输出通道的交叉连接。
具体地讲，本发明公开了一种用于同步数字传输系统的超大规模交叉连接装置，包括：输入数据转换模块，实现从DIN总线下载数据、解复用，其中可编程单元可按需对SIN和DOUT总线插入可编程延时，并分配给相应的数据存储器；输出数据转换模块，在每个时隙选择输出数据送到DOUT总线上复用，其中可编程单元可按需对SIN和DOUT总线插入可编程延时；微机接口块，实现外界CPU对芯片寄存器及联接存储器交换规律的配置；交换连接模块，实现数据的交叉连接；所述输入数据转换块中还包括对齐模块，用于实现字节对齐、帧边界对齐和64路帧对齐。
所述交叉连接模块全部利用组合逻辑和寄存器来完成，结构上，采用了分布式交叉连接的结构。
所述分布式交叉连接是把64个通道的交叉连接先划分成2个结构相同又彼此独立的32个通道交叉连接，然后再通过一个选择器，完成2个32路交叉连接的输出信号的选择，从而完成全部64路通道的交叉连接。
所述在32路交叉连接模块中，使用单比特交叉连接的方法完成32路输入通道到64路输出通道的交叉连接。
所述交叉连接的互连线中，交叉地址线的传送方向与交叉数据流的方向相反。
所述交叉连接只存储时隙的最小重复单元。
所述对齐模块从时钟数据恢复模块提取通道时钟，使所有的并行数据流同步于系统时钟，对齐模块还进行字节对齐和帧边界对齐处理，同时由“串并转换”模块完成串行数据到8比特位宽的并行数据的转换。
所述并行数据被分别输入到64个DM模块中，结合交叉连接模块按照“顺写控读”的原则，完成64路数据流的交叉连接；之后经过输出数据转换模块对数据流的开销处理，由“并串转换”模块完成并行数据到串行数据流的变换，通过LVDS由芯片输出。
本发明还公开了一种用于同步数字传输系统的超大规模交叉连接方法，该方法包括如下步骤：串行数据流通过端口输入到芯片中，经过时钟数据恢复模块进行通道时钟的提取和字节对齐处理，同时由“串并转换”模块完成串行数据到并行数据的转换；输入模块完成并行数据的字节对齐和帧边界对齐，并且使所有的并行数据流同步于系统时钟；并行数据被分别输入到数据存储模块中，结合交叉连接模块按照“顺写控读”的原则，完成交叉连接；之后经过输出数据转换模块开销处理，由“并串转换”模块完成并行数据到串行数据流的变换，通过LVDS由芯片输出。
所述串行数据流为64路，速率为622Mbps。
所述数据存储模块为64个。
所述交叉连接模块全部利用组合逻辑和寄存器来完成，结构上，采用了分布式交叉连接的结构。
所述分布式交叉连接是把64个通道的交叉连接先划分成2个结构相同又彼此独立的32个通道交叉连接，然后再通过一个选择器，完成2个32路交叉连接的输出信号的选择，从而完成全部64路STM-4/STS-12的交叉连接。
所述在32路交叉连接模块中，使用单比特交叉连接的方法完成32路输入通道到64路输出通道的交叉连接。
所述交叉连接的互连线中，交叉地址线的传送方向与交叉数据流的方向相反。
在本发明中，使用的DM的数目为64个，每一个DM的存储容量为24×8比特。与应用专利“同步数字传输设备中的超大规模交叉连接装置”所得到的结果相比，DM的数量从1024个下降到64个，每一个DM的字节数由4320下降到24。从而使得交叉连接装置的规模大大缩小了。
【附图说明】
图1是本发明的简化方块图，其中包括了一个实施例：64路STM-4/STS-12的交叉连接；
图2是图1中DM的内容组织图；
图3是图1中交叉连接模块原理图；
图4是图3的实现框图；
图5是图4中32路交叉连接子模块实现框图。
【具体实施方式】
下面将以本发明的64路STM-4/STS-12交叉连接芯片的实施例为例，介绍本发明的具体实现方案。
如图1所示，64路速率为622Mbps的STM-4/STS-12的串行数据流RX1，RX2，…，RX64通过LVDS端口输入到芯片中，经过时钟数据恢复模块(CDR)进行通道时钟的提取和比特对齐处理，同时由“串并转换”模块完成串行数据到8比特位宽的并行数据的转换，生成D1[7:0]，D2[7:0]，…，D64[7:0]。输入模块完成并行数据的字节对齐和帧边界对齐，并且使所有的STM-4/STS-12并行数据流同步于系统时钟，这样64路STM-4/STS-12才能够按照STM-0/STS-1时隙来进行正确的交叉连接。从输入模块输出的并行数据被分别输入到64个DM模块中，结合交叉连接模块按照“顺写控读”的原则，完成64路STM-4/STS-12的交叉连接。之后经过输出模块对STM-4/STS-12的开销处理，(这里“开销处理”是特指对段开销字节的处理，包括帧头字节的再生，提取或者插入特定的开销字节，奇偶校验字节的再生。)由“并串转换”模块完成并行数据到622.08Mbps串行STM-4/STS-12数据流的变换，通过LVDS由芯片输出。
图2显示了DM模块的内部组织方式。由于一个STM-4的帧是由12个STM-0时隙按照间插复用的方式组合而成的，从时隙的角度来看，这种组合方式是固定的，并且以12个字节为周期重复出现。所以，要完成64路STM-4中的所有768个STM-0时隙的交叉连接，我们不需要存储一个整帧的数据，再进行交叉连接，我们只需要存储这些时隙的最小重复单元----12个字节，对这12个字节进行交叉连接，然后周期性的重复这样的交叉连接动作即可完成一个整帧中所有字节的交叉连接。与改进前相比，每个DM模块的容量由4320个字节大大缩小到24个字节。这24个字节又被分为两个区域：PAGE0和PAGE1。这样的安排可以保证交叉连接的连续性。当PAGE0顺序写入并行数据流时，PAGE1中存储的12个时隙同时输出，在12个系统时钟周期(12.86ns)内完成12个时隙字节的交叉连接。然后，当PAGE0写满后，PAGE1被切换到写入模式，顺序写入并行数据流，PAGE0中存储的12个时隙同时输出，在12个系统时钟周期内完成12个时隙字节的交叉连接。这样周而复始的操作，最终完成一个STM-4帧中所有的字节的交叉连接。
图3给出了交叉连接模块的原理图。CM模块输出交叉连接地址图，其结构与DM类似，每一个CM的容量为24×10bits，分为两页，每页12×10bits。每一个输入通道对应一个CM，这样共有64个CM。我们用CM(m，n)来表示输入通道的每一个时隙，m表示输入通道序号，取值范围1-64，n表示一个通道的时隙序列号，取值范围(1-12)。在任何时候，给交叉连接模块输送交叉连接地址的那一页被称之为活动页，另一页被称之为非活动页。微机接口可以对非活动页进行读写访问。CM中存储的地址表示输出时隙的位置，由10bits组成，其中低4位表示时隙号，高6位表示通道号。例如，CM(1，1)＝89’d，表示把第1路输入通道中的第1个时隙交叉连接到第5路输出通道的第9个时隙。从CM中输出的交叉连接地址分为两部分，时隙交叉地址(4bits)送到DMx模块完成第一次交叉连接，DMx模块由DM模块和时隙交叉模块组合而成。通道交叉地址(6bits)送到Mux64模块完成第二次交叉连接，从而完成整个交叉连接。
图4给出了图3的实现方法。由于一次性完成64路交叉连接比较难于设计，所以我们把64路的交叉连接划分为两个结构上完全一样的，但又彼此独立的32路交叉连接子模块。每一个32路交叉连接子模块能够独立完成32路STM-4/STS-12的基于STM-0/STS-1的无阻塞式交叉连接。前32路并行数据输入到TSI_SUB_1子模块中完成前32路数据到所有输出通道的交叉连接，后32路并行数据输入到TSI_SUB_2子模块中完成后32路数据到所有输出通道的交叉连接。然后，TSI_SUB_1和TSI_SUB_2子模块的输出数据进入到MUX2模块中完成选择，最终完成所有64路输入STM-4/STS-12帧到所有64路输出STM-4/STS-12帧的交叉连接。
图5给出了一个32路交叉连接子模块的实现框图。送到32路交叉连接子模块的32路8比特并行数据先按照比特位进行归类，也就说所有32路并行数据的比特0信号归为第1组，所有32路并行数据的比特1信号归为第2组，…，所有32路并行数据的比特7信号归为第8组。每一组信号送入由DM_bit，TS_x_bit，CH_x_bit组成的单比特交叉连接单元中完成输入数据的单比特交叉连接。在32路交叉连接子模块的输出端口，这些比特信号组重新组合成并行数据输出。DM_bit模块功能与DM模块一样，用来存储单比特输入数据流。TS_x_bit模块完成32个输入通道的一个比特到64个输出通道的一个比特的时隙交叉连接。CH_x_bit模块完成32个输入通道的一个比特到64个输出通道的一个比特的通道交叉连接。考虑到减少信号线之间的交叉和有效利用芯片的面积，单比特交叉连接的排列顺序如图5所示。同样，为了有效利用芯片的面积，增加互连线的布通率，交叉地址线的传送方向与交叉数据流的方向相反。为了减少长距离传输的信号线的延迟，需要给这些信号线的原端插入大的驱动缓冲器。
以上描述了本发明的原理应用和实施例。本发明虽然是基于专利“同步数字传输设备中的超大规模交叉连接装置”对64×64路STM-4/STS-12交叉连接装置的一个改进，但是根据以上分析，不难发现，只要稍作改动，本发明还可以应用与更大规模的交叉连接，如80×80路STM-4/STS-12时隙交叉芯片、96×96路STM-4/STS-12时隙交叉芯片。