支持同步重载的高速可编程分频器 本发明要求于2001年11月16日提交、代理人卷号为US018192P的美国临时性专利申请60/333,280的权益。
【技术领域】
本发明涉及电子设备领域，尤其涉及可以加载新分频因子而不干扰计数过程的高速可编程分频器或多模块预定标器。
背景技术
图1A说明了一种根据在IEEE Journal of Solid-State Circuits，Vol.35，No.7，2000年7月上由Cicero S.Vaucher等人所著、在此引入作为参考的“A Family of Low-Power Truly Modular ProgrammableDividers in Standard 0.35-μm CMOS Technology”中所公开的原理的传统可编程分频器100或多模块预定标器。分频器100用一个编程量分频输入信号In的频率。每个计数器级110都是可编程2或3分频计数器。
暂时忽略耦合分频器100最后四级，J1、J2、J3和J-Last，的组合逻辑118，如果这几级中的每一级都配置成2分频，则分频器100将对输入频率进行2n分频，其中n等于计数器级110的个数；本例中n等于8。每个计数器级110都配置成可以在每个分频周期被3分频一次；每一级110的输入Min提供这个每分频周期一次的使能信号。当激活后，如果级x地程序输入pg<x>是逻辑1，则级x被3分频；如果级x的输入pg<x>是逻辑0，则级x被2分频。3分频在特定级的持续周期中增加一个额外的周期。即，例如，如果pg<3>输入是逻辑1，则第3级将在每个分频周期中被3分频一次，使该分频周期的持续时间增加额外23个时钟周期；如果pg<5>是逻辑1，则第5级将使该分频周期的持续时间增加额外25个时钟周期。因此，长度为n的分频器100的分频周期可以表示为：
Tout＝2nTin+pg<n-1>2n-1Tin+...+pg<1>21Tin+pg<0>Tin (1)
其中Tin对应于输入时钟周期。因此，没有耦合最后四级，J1、J2、J3和J-Last的组合逻辑118，分频因子就可以在2n到2n+1-1，本例中等于256到511，之间变化。
假定程序设定分频因子的最有效位至少在J1、J2、J3或J-Last位置，则通过实际上忽略所有超出目前程序设定分频因子最重要位的较高级，耦合最后四级J1、J2、J3和J-Last的组合逻辑118提供分频器100有效长度n′的减小，从而产生如下输出周期：
Tout＝pg<n>2nTin+pg<n-1>2n-1Tin+...+pg<1>21Tin+pg<0>Tin (2)
即，利用所说明的组合逻辑来耦合高位的k个计数器级110，则分频因子可以在2n+1-k到2n+1-1之间变化。在本例中，n＝8，k＝4，因此分频因子可以在25到29-1，或32到511，之间变化。
按照分频因子输出频率Fout，等式(2)可以表示为：
Fout=Finpg<n>2n+pg<n-1>2n-1+...+pg<1>21+pg<0>--(3)]]>
其中Fin对应于输入信号频率。因为每个计数器级F、G、H和I的Min信号每个分频周期出现一次，因此这些信号中的任意一个都可以用作具有以上定义的输出频率的输出信号。因为到达I级的Min信号具有最长的脉冲持续时间，从而在级F、G、H和I中具有最少的高频成分，因此一般来说将它用作输出信号。
就象所参考文献标题所示出的，图1A的结构是为模块化而选择的。图1A的每个计数器级110都是完全相同的，因此通过修改级110的通用设计，分频器100的重新设计，如设计规则和形体尺寸的变化，可以很容易地调整。
为了方便随后的引用，图1B说明了具有不同于图1A所示结构划分的同一个可编程分频器100。在该实施方案中，有3个不同的计数器级模块120、130和140。每个模块120都包括对应的计数器级F、G、H、I和J110及图1A中保持程序值pg<x>并在图3中说明的有关D触发器。图3更加详细地示出了包括D触发器L1、L2、L3和L4，或非门125及与门126和127的模块120。每个模块130都包括对应的计数器级J2、J3 110、D触发器115及组合逻辑118，并在图10中说明。模块140包括对应的计数器级J-Last 110、D触发器115和116及组合逻辑118；模块140对应于将D触发器116加到模块130，如图10中所示，以便向组合逻辑118提供输入信号(Zin)。
如参考文献中所讨论的，可编程分频器100的一种通用应用是作为解调高频信号，如包括处于明显不同频段的无线电信号的无线电信号，的频率合成器。在这种应用中，重载或重新编制新的分频因子值对应于将频道变化到新接收器或发射器频率。因为重新编制对应于不连续的变化，因此当新的分频因子值pg<x>由程序设定时，不需要保证当前的计数级数未被干扰。但是，在其它应用中，如当用作分数分频器中的计数元件时，在分频器的每次重新编程过程中运行计数不被干扰是必须的，其中程序设定分频因子重复地从N变到N+1，然后再返回N。即，分频器100必须由原始分频因子或新分频因子进行分频。如果当分频器100的一个或多个级110对程序设定分频因子值敏感，即依赖于程序设定分频因子值可以3分频或2分频，时加载了新分频因子，则由于分频周期中的部分计数基于原始分频因子，而剩余计数基于新分频因子，因此有效分频可能是既非原始分频因子也非新分频因子的值。
图2说明了传统分频器100中3分频使能信号，MinF-MinJLast，的一种典型时序图。同时说明的还有用于定时参考的精选输出QJ2、QJ3和QJLast。如上面所指出的，只有当进入的使能信号，MinX，有效时，依赖于级的程序设定值pg<x>，才能使每一级x可以2或3分频。在所说明的时序图中，使能信号MinF-MinJLast是高电平有效的。安全加载时间周期210在图2中示为在220处所有使能信号MinF-MinJLast都进入无效(低电平)状态时才开始。通常，安全加载周期至少在230处延续所有保持无效状态的使能信号的持续时间。如果已知级110实施方案的细节，则安全加载周期的宽度可以更精确地确定。例如，在具有计数器级110的分频器100的传统实施方案中，当使能信号有一个变成无效而其它仍保持有效或者还未变成有效时，安全周期210结束。如图2中所说明的，MinJ3在240处变成无效而MinJ2仍然有效，而其它每个使能信号MinJ1-MinJF都还未变成有效。如果新程序值在240后立刻加载，则新值将对级J2-F起作用，而对级J3和J-Last不起作用。因此，安全加载周期210只延续到MinJ3有效周期的结束240。
应当指出，不管安全加载周期是在230处还是在240处结束，唯一可用于将程序分频因子同步加载到该安全加载周期的信号是标志安全加载周期开始的MinF脉冲250的结束。由于这些边缘的产生依赖于程序设定分频因子，因此信号MinJ1、MinJ2和MinJ3的边缘不可以使用。即，例如，如果程序设定分频因子小于256，则MinJ3信号不会出现在每个分频周期中；如果分频因子小于128，则MinJ2信号不会出现在每个分频周期中；等等。
但是，标志安全加载周期开始220的MinF脉冲250是一个短持续时间或高速的脉冲，其持续时间等于输入时钟频率的一个时钟周期。同样地，需要一个高速电路产生同步的程序加载信号，图1A、1B的PgLoad，来加载新分频因子而不会对计数过程有不利影响。由于高速电路通常比低速电路更复杂和/或更消耗能量，因此大多数传统分频器100使用分频器100中的其它信号(MinG、MinH或MinI)来实现新分频因子值的加载。但是，如图2所说明的，MinG、MinH或MinI信号的每个边缘都在不安全区域290中出现，而且使用这些信号中的任何一个作为程序加载信号都有可能在加载新分频因子时导致一个或多个计数器级110对程序设定分频因子敏感。此外，由于可以使一些计数器级110能够使用新分频因子值，而其它则仍保留之前的分频因子值，因此通过用先前的分频因子或新分频因子分频，结果分频可以有明显的区别。
发明概述
本发明的一个目的是提供一种支持相对低频同步的分频因子加载的高速可编程分频器。本发明的另一个目的是提供一种用于高速可编程分频器的低速程序加载信号，使该信号同步以实现新分频因子的加载而不会对分频过程有不利影响。
这些和其它目的是由配置成提供在可编程分频器安全加载周期中出现的低速过渡信号的可编程分频器来实现的。同相和反相计数器级的组合用于定位每个计数器级不依赖于分频因子的周期，从而当所有计数器级都处于一个不依赖于分频因子的周期中时至少有一个低速使能信号的边缘在周期中出现。同相和反相计数器级的优化选择还使关键路径的持续时间增加到最大，从而允许非常高速的输入频率的精确分频。
附图简述
通过实例并参考附图，对本发明进行更加详细地说明，其中：
图1A和1B说明了现有技术可编程分频器的一种示例方框图。
图2说明了现有技术可编程分频器中信号的一种示例时序图。
图3说明了用在可编程分频器中的现有技术计数器级的一种示例方框图。
图4说明了与现有技术可编程分频器相比，级与级之间具有可选相位关系的可编程分频器中信号的一种示例时序图。
图5说明了与现有技术可编程分频器相比，级与级之间具有可选相位关系的可编程分频器的一种示例方框图。
图6说明了现有技术可编程分频器的一种关键路径分析。
图7说明了级与级之间具有可选相位关系的可编程分频器的一种关键路径分析。
图8说明了根据本发明，级与级之间具有组合相位关系的可编程分频器中信号的一种示例时序图。
图9说明了根据本发明，级与级之间具有组合相位关系的可编程分频器的一种示例方框图。
图10说明了用于可编程分频器的现有技术较高计数器级的一种示例方框图。
图11说明了根据本发明的较高计数器级的一种示例方框图。
在所有图中，相同的标号表示相似或对应的特征或功能。
发明详述
本发明是利用一种示例性的8-级可编程分频器来显示的，其中级分成两组，一组是4个低阶级F-I，另一组是4个高阶级J1-JLast，以提供32-511的可编程分频范围。如对本领域普通技术人员将变得显而易见的那样，本发明的原理不限于分频器的特定级数，也不限于，如果有的话，分频器中高低级之间的特定划分。
图5说明了与图1A、1B的传统可编程分频器100相比，级与级之间具有可选相位关系的可编程分频器500，而图4说明了分频器500中可3分频的使能信号MinF-MinJ3的时序图。每一级120、130都分别通过将每级的输出Q和Q-交叉耦合到下一级的时钟输入C-和C耦合到其后续级。应当指出，分频器500每一级的输出和每个下一级的时钟之间的相位关系与分频器100级之间的对应相位关系是相反的，而所有其它都保持相同。这种可选相位关系对产生3分频使能信号MinF-MinJ3的影响在图4中说明。
在分频器100和500中，使能信号都是从最后一级J-Last传播到第一级F。在分频器100中，每个传播返回前一级的输出使能信号都是在输入使能信号的最后四分之一周期处产生的。即，例如，图2中J2级的使能信号260，MinJ2，是在J3级的使能信号270，MinJ3，的最后四分之一周期处产生的。类似地，J1级的使能信号280，MinJ1，是在J2级的使能信号260，MinJ2，的最后四分之一周期处产生的。
在计数器级之间具有可选相位关系的分频器500中，每个传播返回前一级的输出使能信号都是在输入使能信号的第二个四分之一周期处产生的。即，例如，图4中J2级的使能信号460，MinJ2，是在J3级的使能信号470，MinJ3，的第二个四分之一周期处产生的。类似地，J1级的使能信号480，MinJ1，是在J2级的使能信号460，MinJ2，的第二个四分之一周期处产生的。
分频器500中对应的安全加载周期410和不安全周期490在图4中说明。就象在分频器100的实例中，分频器500的安全周期410在420处当所有级都无效时开始。同样，就象在分频器100的实例中，分频器500的安全周期410当使能信号中有一个变成无效而其它仍然保持有效或者还没有变成有效时结束。在分频器500中，安全周期410在440处当MinF信号变成无效时结束。
应当指出安全加载周期410中的许多有效边缘401、402、403和404，这些边缘401-404中的任何一个都可以用于向分频器500提供程序加载信号PgLoad。优选地，例如，由于使用MinF信号需要高速检测电路，因此具有有效边缘401的信号MinI将代替具有有效边缘404的信号MinF用作PgLoad。MinI信号中的高频成分只有MinF信号中高频成分的八分之一高，因而计数器级120、130、140(参考图3和5)中的DFF 115可以是相对低速从而消耗较少能量的设计。
但不幸的是频器500不适合非常高速的设计。
分频器的关键路径是在分频器的最高速级(输入级，F)实现正确3分频操作所需要的路径。图6说明了分频器100的关键路径，而图7说明了分频器500的关键路径。每个图中说明的都是前两个计数器级，F和G。由于级F的3分频使能信号由级G提供，而级G的时钟由级F提供，因此如图6和7中用粗路径线所示出的，关键路径包括向级G提供时钟，及随后3分频使能信号向级F传播所需要的路径。除从级F锁存器L2F提供给级G锁存器L1G-L4G的时钟信号的相位之外，这两条关键路径是相同的。
关于图6说明的分频器100的关键路径，锁存器L3G当时钟，ClkG，为逻辑高电平时有效。时钟ClkG是当输入时钟ClkF变成逻辑低电平时根据锁存器L2F的反转Q输出产生的。因此，当该时钟为逻辑高电平时，锁存器L2F的Q输出是逻辑低电平，门610抑制3分频使能信号向级F的锁存器L3F传播。因此，尽管MinF是当时钟ClkF变成逻辑低电平时提供给级F的，但是直到一个时钟周期后当时钟ClkF再次变成逻辑低电平时它才传播到锁存器L3F，并且将锁存器L2F的Q输出反转成逻辑高电平状态，从而将MinF信号传播到锁存器L3F的输入。当时钟ClkF再次变成逻辑高电平时，使能信号MinF通过锁存器L3F，随后使锁存器L4F对程序设定分频因子输入P<F>的值敏感。因此，分频器100的关键路径是级F输入时钟，ClkF，的一个半时钟周期。如图1A和1B中所说明的，分频器输入信号向级F提供输入时钟，因此分频器100的关键路径必须小于分频器100输入的一个半时钟周期。也可以说成分频器100输入的最高频率必须小于等于1.5/(关键路径长度)。
除时钟ClkG从锁存器L2F的Q输出产生之外，分频器500的关键路径操作是类似的，因此只要级G的锁存器L3G提供了门710，就可以使其能够传播3分频使能信号MinF。即，当输入时钟ClkF变成逻辑低电平并传播ClkG的逻辑高电平状态之后不久，MinF信号将由锁存器L3G提供，并在锁存器L3F的输入变得可用。因此，当输入时钟ClkF再次变成逻辑高电平时，使能信号MinF将传播通过锁存器L3F，从而使分频器500的级F对程序设定分频因子输入P<F>的值敏感。因此，分频器500的关键路径仅仅是半个时钟周期；或者说，分频器500输入的最高频率必须小于等于0.5/(关键路径长度)。
根据以上分析，可以看出分频器500的可用频率范围是分频器100可用频率范围的1/3，这么多的性能下降通常是市场所不能接受的。
图9说明了可编程分频器900的一种示例方框图，它克服了分频器500的关键路径限制，也克服了分频器100对安全加载的高速要求。根据本发明，分频器900配置成利用级与级之间的组合相位关系工作。高速级F利用分频器100的相位关系耦合到下一级G，而至少一个低速级利用分频器500的相位关系耦合到其下一级。
由于分频器900中级F和G之间的耦合与分频器100中提供的耦合相同，因此分频器900的关键路径分析是与上面关于图6所讨论相同的“直接耦合”。即，关于图9所示级F和G之间的耦合，分频器900的最大输入频率是1.5/(关键路径长度)，或者说是分频器500最大输入频率的3倍。
为了克服分频器100对安全加载的高速要求，根据本发明，分频器900的较高级配置成利用分频器500的“交叉耦合”相位关系。通过在级与级之间和传统相位关系一起使用可选相位关系，一个或多个有效边缘可以配置成在分频器500的安全加载周期内出现。在实际中，不是所有的较高级都需要“交叉耦合”，也不是所有的较低级都需要“直接耦合”。高速级F直接耦合到级G以增加关键路径的持续时间，而至少一个低速级交叉耦合以偏移安全加载周期。
如上面所指出的，不考虑程序设定分频因子，在每一级F、G、H和I恒定提供每个分频周期一次信号的信号都可以用来提供同步的PgLoad信号。因此，为了便于保持与现有技术分频因子应用的兼容性，每一级F-I都“直接耦合”到其对应的下一级。优选地，由于高阶级I的输入信号通常具有比低阶级中信号低的高频成分，因此使用该信号。
在图9中说明的还有级J2′、J3′930和JLast′940的使用，它们是分频器100中传统级J2、J3和JLast的修正形式。最后一级940对应于图1中带附加D触发器116的级930。级930在图11中说明。如所说明的，与图10的传统级130相比，级930的组合逻辑118连接到锁存器L3的输入，而不是级130中锁存器L3的输出。通过将逻辑118放在锁存器L3的输入侧，控制输入Zin由一个计时锁存器与控制输出Zout隔开，从而同步控制信号的传播以允许分频因子在安全加载周期中改变，而不影响正在进行的分频。
图8说明了根据本发明，级与级之间具有组合相位关系的可编程分频器900中信号的一种示例时序图。如上面关于分频器500的级详细描述的，所说明的3分频使能信号，提供给图9每一级J1至J3′的MinJ1-MinJ3，对应于每一级的输出和每个后续级的输入之间的交叉耦合相位关系。如上面关于分频器100详细描述的，所说明的提供给图9每一级F至I的3分频使能信号MinF-MinI对应于每一级的输出和每个后续级的输入之间的直接耦合相位关系。
如所说明的，安全加载周期810在820处当所有3分频使能信号MinI-MinJ3都无效时开始。安全加载周期810在使能信号中的一个，MinJ1，变成有效然后又变成无效，而其它一个或多个使能信号仍然有效，或者再次变成有效时结束。
特别应当指出的是，在安全加载周期810中，有效边缘850出现在使能信号MinI上。如上面所指出的，MinI信号工作在MinF信号的1/8频率，因此在分频器900最大频率的环境下MinI可以看作是相对低速的信号。如图9中所说明的，这个相对低速的信号MinI用作程序加载，PgLoad，信号以便将任何新分频因子值加载到分频器900中。因此，级120、930、940中用于接收并存储分频因子值的每个D触发器115都可以设计成相对低速从而消耗较少能量的设备。
由于MinI信号的有效边缘850出现在安全加载周期中，因此它确保分频器900的计数过程不会受加载的影响，除非期望下一个分频因子周期基于新加载的分频因子值。即，在加载新分频因子之前的分频因子周期中，分频因子是先前的分频因子，而在加载新分频因子值之后的下一分频因子周期中，分频因子将是新分频因子，不需要引入中间分频因子。此外，由于MinF信号是基于级F和G的直接耦合传播的，因此与现有技术的传统分频器100相比，本发明分频器900的最大输入频率没有降低。
以上仅仅说明了本发明的原理。因此，尽管在此没有显式地描述或显示，但应当理解本领域技术人员可以设计各种能体现本发明原理并属于其主旨和范围的装置。例如，方框图说明了分频器的逻辑操作和计数器级。如在本领域中通用的，其逻辑等价物可以用来优化设计的性能。例如，在一种优选实施方案中，利用带反转输入的或非门代替与门以消除每一级中的反转延迟，及降低“净空范围”要求(电源之间多层设备的个数)。鉴于本公开内容，这些和其它系统配置与优化特征对本领域普通技术人员来说是显而易见的，而且包括在下列权利要求的范围之内。