具有电容器的单片集成SOI电路 本发明涉及一种SOI结构的单片集成电路，该电路包括SOI衬底和一个有底电极、电介质和顶电极的电容器。
影响传统结构集成电路的主要问题是有源元件和无源元件的电学特性随结构逐渐精细而衰减，这是由于给定元件和硅衬底之间以及各元件之间的寄生电容所致。
SOI(绝缘体上的硅)结构针对该问题提供了一种解决办法，其中，每个独立的元件在薄的、完全绝缘的硅岛上制造。因为岛之间没有连接，所以不会发生闩锁效应，因为晶体管的有源功能被局限于薄硅膜上，从而短沟道效应减小。而且，SOI技术使无源元件如电容器、线圈和电阻器并入集成电路中，从而有可能提高电路的集成度。
基于电路的实际应用，集成电路已有大量的已知电容器结构。最简单的电容器结构是一个工作在反向偏压下的二极管，但它的电容值强烈依赖于施加的电压。
一个电容器提供有用的特性，该电容器包括通过电介质而彼此绝缘地两个电极，并且在衬底上的厚SiO2层上制备。它的底电极一般包括高掺杂的多晶硅，电介质氮化硅，和通常金属化的顶电极。由于SiO2基底，没有p-n结漏电流，该p-n结漏电流在高温时是主要的麻烦。
像把电容器集成到单片集成电路中一样，半导体工艺也可以做出衬底/多晶硅、衬底/铝、多晶硅/铝和金属/金属结构。
尽管减小寄生电容是引入SOI结构的一个原因，但是寄生电容仍然存在于衬底和半导体层中的电路元件之间。特别是无源电路元件如电容器，从尺寸的观点看，大于典型的有源电路元件，在相应的程度上，更倾向于存在寄生电容效应。反之有源元件的尺寸达到了亚0.5μm范围，而无源元件未必可能将会小于100μm。因此在无线通讯应用中，通常要求用到这种或其它无源元件的地方，电容器典型地要大于任何有源电路元件100倍。
寄生电容的不利后果是通过减小无源元件的Q因子而影响电路的性能和增加了电路的整体损耗。而且，寄生电容增加了任何设计的电容器值，这也降低了电路的性能。当集成电路在现代的RF通讯电路和数字高速集成电路中通常遇到的这种高频处工作时，这些问题显现得尤其清楚。
因此需要减少用于RF和其它高频应用中的SOI结构的单片集成电路中的寄生电容。
从WO 0057484中可知集成电路中的电容器，该电容器包括SOI衬底、在SOI衬底上形成并且形成该电容器的第一个极板的第一导电类型的掺杂外延层，在掺杂外延层上形成并用于该电容器的电介质层的氧化层，在氧化层上形成并用于该电容器的第二个极板的多晶硅层。
诚然，提及的现有技术将掺杂外延层用于电容器的第一个极板(电极)提高了该极板的电导率，但是得到的电导率远低于金属的电导率。因为在通常的SOI结构的集成电路中，硅的底层厚度被限制在低于1.5μm，这种电容器的终端电阻仍然如此之高以至于单片集成电路中因有这样的电容器而不适于应用在几百兆赫到几千兆赫的高频范围内。
本发明目的是提供一个具有集成的电容器的SOI结构的单片集成电路，该电路适于用作高频电路。
依照本发明，该目的是通过提供一种具有SOI衬底和电容器的SOI结构的单片集成电路来实现，该SOI衬底包括绝缘层，具有单晶区域的硅半导体层，该电容器包括从硅半导体层的单晶区域和包含硅化物的层中形成的底电极、在包含硅化物的层上形成的电容器电介质，和在电容器电介质上形成的顶电极。
本发明的优点在于与现有技术的电容器相比，该电容器的底电极的串联电阻明显减小。
用于高频应用的电容器的依赖于频率的能量损失和因此的适用性的测量标准是质量因子Q≈2πC/R。包含硅化物的层是电导率相似于金属电导率的晶体层。因此由硅化物层引起的能量损失小于现有技术的掺杂外延层。结果，电容器的终端电阻≈R减少，质量因子Q提高。
而且，避免了由掺杂电极带来的稳定性问题。
依据本发明，单片集成电路中的电容器不依赖于电压，因为空间电荷层的宽度由于单晶硅衬底而被限制。
电容器的底电极对温度不敏感，结果，淀积温度高于600℃的CVD工艺能用来形成电容器的电介质。
在本发明的优选实施方案中，电容器的电介质包含来自氮化硅、氧化硅和氮氧化硅的电介质材料，并且通过在超过600℃的淀积温度T的LPCVD工艺形成。
对于电容器的电介质，也可以优选包括多层结构，该多层结构包含来自自氮化硅、氧化硅和氮氧化硅的电介质材料。
对于电容器的电介质，还可以优选包含来自TiOx、Ta2O5、AlN、硝酸钡、钛酸铅和钛酸铅镧锆的电介质材料。
在本发明的上下文中，对于包含硅化物的层优选包括来自自TiSi2、MoSi2、WSi2、TaSi2、PtSi、PdSi2、CoSi2、NbSi2、NiSi2的硅化物和稀土元素的硅化物的组的硅化物。这些硅化物具有低电导率，容易制备，表面平整，抗腐蚀的特性。
特别优选的是，顶电极的材料包括金属。尤其能经济地制造铝顶电极，具有的优点是它最大限度的顾及了兼容性要求。
在WO 0057484详述的电容器中，顶电极形成于多晶硅的掺杂层。由于后续的热处理，该多晶硅的掺杂层中的掺杂剂扩散到电容器的绝缘层中，导致电容器的绝缘层的质量受到负面影响，这又减小了电容和击穿电压。这依据本发明的解决办法可以被避免。
单片集成电路也可以优选包括到底电极的通路。
本发明的这些和其它别的方面根据下文中描述的实施例案而显而易见，并且参照该实施例案加以说明。
图中：
图1到图9详细示出根据本发明的含有电容器的集成电路的截面图，说明了根据本发明的电容器的制造。
图10详细示出根据本发明的含有电容器的集成电路的截面图。
单片集成电路包括有源元件和无源元件。有源电路元件采用通常的形式，因此将不再描述。
如图1所示，依据本发明，电路的制备从制造SOI衬底开始，即，开始于在硅处理衬底100上形成硅层201和掩埋绝缘层氧化物101，所述硅层201是单晶硅的单晶层。单晶硅的单晶层201和绝缘层一起形成绝缘体上的硅(SOI)衬底。
SOI衬底可以通过任何传统的制造工艺而被制造。制造高质量SOI衬底的成功工艺是SIMOX工艺。这是基于将高剂量氧离子注入轻掺杂n-型或p-型硅晶片中以在晶片表面下面制造掩埋电绝缘层SiO2。或者，SOI衬底可以通过晶片键合制造，开始是将两片热氧化的硅晶片在压力下彼此接触并且通过阳极或热键合而牢固地机械连接在一起。通过将两个硅晶片中的一片刻蚀到几个微米的厚度，在SiO2绝缘体上制造出单晶硅层。
适用于制造SOI衬底的另一种已知的工艺是FIPOS(多孔氧化硅实现完全隔离)技术，利用多孔硅层的高氧化速率特性来制造氧化绝缘体上的单晶硅岛。
制造SOI衬底的其它合适但昂贵的工艺是ELO(外延横向过度生长)工艺和SOS工艺，其中在ELO工艺中，硅晶片上的热生长氧化层构成岛，从硅衬底开始的这些岛上被覆盖在后续的外延工艺中横向生长的晶体，在SOS工艺，它是异质外延工艺，在绝缘晶体如蓝宝石或尖晶石上利用硅外延生长单晶硅晶片。
基本上，SOI衬底也能通过重结晶工艺制造，该工艺中高纯硅被淀积在绝缘衬底上作为多晶硅膜，然后通过重结晶工艺在高能量辐射下转变成单晶硅。然而，没有采用重结晶工艺制造SOI衬底是由于质量限制的原因，因为单晶硅区域的尺寸最多是几个平方厘米。
掩埋氧化层(绝缘层)的厚度优选在0.3到3μm，单晶硅层的厚度是0.1到4μm。
现在参照图2。从SOI衬底开始，集成元件的制造开始于构成电容器的底电极的单晶硅层-用光致抗蚀剂作为掩膜。在这种情况中，有两个不同的工艺形式能够被采用：
a)在用于电极的岛和其它有源和无源电路元件之间的硅都能通过干法刻蚀工艺被去除；
b)单晶硅膜的大约55％的厚度能够通过干法刻蚀工艺去除，然后岛之间余下的膜通过LOCOS工艺被转换成氧化层。
接着是按照要执行的晶体管的规定对单晶硅岛掺杂硼或磷。用于底电极201的岛优选被掺杂锑。可以在控制离子能量的情况下，在靠近单晶硅层的表面、中间或者后面的定向靶路上执行所述注入。
一旦这些处理阶段完成以后，由第一绝缘材料301构成的相对厚的第一层绝缘层沉积在元件的表面上。这层厚绝缘层从衬底上的其它集成元件中掩蔽掉电容器。对此，例如氧化硅层可以例如利用TEOS(原硅酸四乙酯)气体源通过化学气相沉积方法沉积，，厚度大约为3000埃。下一步是刻蚀在绝缘层上形成的光致抗蚀剂掩膜(图中未示出)和刻蚀要被去除的部分绝缘层，从而在绝缘层中产生开口。优选用包含氢氟酸的酸溶液以基本各向同性的方式湿法刻蚀绝缘层。也可以用CF4作为气体源通过反应离子刻蚀(RIE)工艺各向异性刻蚀绝缘层，如果该绝缘层由氧化硅构成。
图3示出通过刻蚀工艺在刻蚀的沟槽231中暴露单晶硅层表面一部分。
现在参照图4。然后再一次用包含硅化物的层202来部分填充刻蚀的沟槽231。
硅化物是在用于温度下是稳定的低阻电路板导体和接触的硅工艺中使用的金属/硅化合物。对于为包含硅化物的层而选择的金属有许多选择。最经常用到的硅化物是MoSi2、WSi2、TaSi2和TiSi2、以及PtSi和PdSi2。同它们一样，也可以涉及CoSi2、NbSi2、NiSi2和稀土元素的硅化物。本发明的上下文中，优选设计使用钛或钴。
制造硅化物层特别可利用下列工艺：
-硅化工艺
-硅上蒸发沉积金属接着在升高的温度下反应
-溅射
-气相沉积(CVD工艺)
-分子束外延，和
-离子注入。
在优选制造工艺中，包含硅化物的层采用硅化工艺制造。出于这个目的，优选钛的金属层首先通过溅射工艺形成在单晶硅上，在整个元件的上面。然后进行适当的硅化工艺。首次热处理的结果是，第一阶段硅化物通过与单晶硅层201接触的部分上的单晶硅反应而形成。与包含SiO2的绝缘层没有反应。下一步是选择性去除没有转换成硅化物的金属。在第二次热处理中，第一阶段的硅化物被完全硅化并且在此过程中得到最小电阻率。采用硅化工艺作为制造工艺还可以避免额外的且昂贵的光刻步骤。
在另一个制造工艺中，包含硅化物的层可以通过溅射在单晶硅上产生。出于该目的，优选钛的金属层通过掩膜利用溅射形成在单晶硅上。然后利用热处理完成适当的硅化工艺，例如在820℃下在氮气气氛中退火30秒。结果是，包含硅化物的细晶层202形成在部分单晶硅层201上，从而包含硅化物的层202与单晶硅岛接触。
在另一个制造工艺中，CVD工艺可用于包含硅化物的层。
包含硅化物的层典型的厚度为0.1到0.2μm，因此薄层电阻是0.7到1.8Ω/方块，该值低于具有这个厚度的高掺杂单晶硅层的薄层电阻值一到两个数量级。
第二和第三绝缘层302和303，以及电容器的电介质220被应用于这个支撑结构。
在第一绝缘层上的第二绝缘层也通常是相对厚的层。对于它，氧化硅层同样可以采用TEOS(原硅酸四乙酯)气体源通过化学气相沉积方法沉积至厚度为大约3000埃。
现在参照图5。光刻在第二绝缘层302上的抗蚀剂掩膜，以再次暴露出底电极的部分表面的方式在第二绝缘层302上形成开口。
在第二绝缘层302中刻蚀开口时，应当保证留出大的边缘以便为用于使表面与底电极接触的接触孔提供空间。
如图6所示，接着形成电容器的电介质220。在优选的设计中，电容器的电介质包括通过低压CVD工艺制造的氮化硅层，例如在300-400毫托和700到800℃下利用SiH2Cl2和NH3。电介质220优选薄的厚度，大约是10到100nm。
适合的电介质也可以例如是通过HTO(高温氧化)工艺形成的氧化层，符合在800到900℃下的反应式。或者，可以用于该电介质的是一系列薄的电介质层，其包括约70埃的氮化硅和约20埃的氧化硅，并且其形成两层“NO”电介质，或者其包括非常薄的氧化硅、氮化硅和氧化硅(“ONO”电介质)层。也可以采用其它具有高介电常数的薄膜。例如可优选TiOx、Ta2O5、AlN或钛酸钡、钛酸铅和钛酸铅镧锆钛酸钡，如果这些材料能被制造成具有充分可靠性和足够高标准的均匀性。
电容器的电介质在整个表面上形成以使得通过开口231与下面电极的部分表面接触。
然后通过光刻以预期的形式对电容器的电介质构图，如图7所示。特别是，将在后边形成与底电极接触的区域内去掉电容器的电介质。
如图8所示，第三绝缘层303被应用。该第三绝缘层通常是二氧化硅层，在例如380kHz和15kW下利用等离子体激励，在300-350℃下通过等离子体增强工艺由SiH4和N2O而产生。
沉积氧化硅也有其它工艺可选，如在热壁反应室中用原硅酸四乙酯沉积，用硅烷和氧气采用CVD工艺在低温下沉积，用硅烷和氮与氧气的混合物在高温下沉积，或者用合适的原料化合物(旋涂玻璃)通过旋涂工艺沉积。聚酰亚胺或BCB也可被用于第三绝缘层。
其它材料的组合也可被用来构成由三层绝缘层301、302和303形成的多层结构。然而，必须满足兼容性要求，特别是与上述的扩散、附着和选择性刻蚀能力有关的以及与机械和热应力有关的要求。
电容器的电介质表面的一部分通过构成绝缘层而被再一次暴露。第二部分暴露区域241用于和硅化的底电极接触。
在进一步的工艺步骤中，采用金属化工艺，一般是通过溅射高纯铝。其它适合的金属是铜、钨以及具有硅和铜的铝合金。
在优选设计中，如铝的金属被沉积，并被构成为形成接触240和230。已经发现，最佳的是在最可能低的残余气体压力下，即甚至没有任何反应气体下溅射的高纯铝层。用这种方式可以获得1.2μm的膜厚，Rf＜0.025欧姆的薄层电阻。
为了避免形成尖峰，和底电极一起的接触240也包括位于包含硅化物的层和金属化之间的扩散势垒层。
然而，也可用许多传统材料形成顶电极。对于那些本领域的技术人员来说，很明显可替代的顶电极可以包括在与电容器的电介质接触的金属层下面的多晶硅层，例如在双多晶硅电容器结构中所用到的。
最后，金属化一般通过保护层被保护不受物理冲击、腐蚀和离子污染。基于该目的，元件被覆盖了一层通过PECVD工艺沉积的氮化硅或SiO2、磷硅玻璃、BCB或聚酰亚胺。
图9以截面图示出依据本发明优选实施例的一个完整形成的电容器。
在SOI衬底100上的单晶硅的覆盖层201被掺杂，并且形成底电极层用于电容器的底电极。包含硅化物的层202沉积在底电极层上。底电极是由掺杂的单晶硅层和包含硅化物的层形成的堆叠结构。形成电容器的电介质220的电介质分离层202覆盖了底电极。排列在电介质分离层上的是顶电极230。利用通路形成对底电极的表面接触。两个电极和用于电容器的电介质的电介质分离层形成电容器。同顶电极一样，底电极通过顶面接触连接电源。